KR20110016014A - 반도체 패키지 - Google Patents

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KR20110016014A
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semiconductor
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이하나
김성철
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 패키지는 기판; 상기 기판 상에 적어도 둘 이상이 스택되며, 각각 상면 및 상기 상면에 대향하는 하면을 갖는 몸체와, 제1 폭 및 제1 너비를 가지며, 상기 몸체의 상면과 하면을 관통하도록 형성된 관통전극과, 상기 관통전극의 상기 상면을 감싸도록 상기 제1 폭 및 제1 너비보다 큰 제2 폭 및 제2 너비를 갖는 제1 부분과, 상기 제1 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 제2 너비보다 큰 제3 폭 및 제3 너비를 갖는 제2 부분이 구비된 상부 패드를 포함하는 반도체 칩들; 및 상기 스택된 반도체 칩들 중, 상부 반도체 칩의 상기 몸체 하면에 노출되는 관통전극과, 하부 반도체 칩의 상기 몸체 상면에 노출되는 상부 패드 간의 맞닿는 표면에 개재된 솔더 페이스트 패턴을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 미세 피치화에 적극적으로 대응할 수 있는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징하는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 구분된다.
이러한 스택 패키지는 금속 와이어를 이용한 본딩방법과 관통전극을 이용한 본딩방법이 있다. 최근에는 금속 와이어를 이용한 스택 패키지에서의 문제를 극복함과 아울러, 스택 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 관통전극(through silicon via : TSV)을 이용한 스택 패키지에 대한 연구가 활발히 진행되고 있다.
상기 스택 패키지에 있어서, 소형화의 추세에 따라 각 반도체 칩의 관통전극들의 폭이 점점 짧아지는 미세 피치(fine pitch)화로 인해 얼라인먼트(alignment)가 어려워 각 반도체 칩들 간의 본딩 특성을 확보하지 못하는 공정상의 어려움이 있다.
이와 같이, 미세 피치화되는 관통전극들을 이용하여 각 반도체 칩들을 본딩할 경우, 관통전극들 간의 이격된 사이 공간으로 솔더 페이스트가 잔류하는 브리지 불량을 유발하는 요인으로 작용할 수 있다.
이러한 브리지 불량은 잔류하는 솔더 페이스트에 의해 인접한 관통전극들이 서로 전기적으로 연결되는 쇼트 불량을 말한다. 또한, 관통전극들의 폭이 축소되는 데 따른 본딩 신뢰성의 저하 문제가 대두되고 있다.
따라서, 미세 피치화되는 관통전극들을 이용한 반도체 패키지에 있어서 본딩 신뢰성과 쇼트 불량에 따른 생산 수율의 저하 문제를 극복하는 것이 무엇 보다 시급한 상황이다.
본 발명은 미세 피치화로 인한 본딩 신뢰성의 저하 문제와 쇼트 불량에 따른 생산 수율의 저하 문제를 개선할 수 있는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 적어도 둘 이상이 스택되며, 각각 상면 및 상기 상면에 대향하는 하면을 갖는 몸체와, 제1 폭 및 제1 너비를 가지며, 상기 몸체의 상면과 하면을 관통하도록 형성된 관통전극과, 상기 관통전극의 상기 상면을 감싸도록 상기 제1 폭 및 제1 너비보다 큰 제2 폭 및 제2 너비를 갖는 제1 부분과, 상기 제1 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 제2 너비보다 큰 제3 폭 및 제3 너비를 갖는 제2 부분이 구비된 상부 패드를 포함하는 반도체 칩들; 및 상기 스택된 반도체 칩들 중, 상부 반도체 칩의 상기 몸체 하면에 노출되는 관통전극과, 하부 반도체 칩의 상기 몸체 상면에 노출되는 상부 패드 간의 맞닿는 표면에 개재된 솔더 페이스트 패턴을 포함하는 것을 특징으로 한다.
상기 솔더 페이스트 패턴은 사다리꼴 모양의 단면을 갖는 것을 특징으로 한다.
상기 상부 패드의 제1 부분은 상기 관통전극과 전기적으로 연결된 것을 특징으로 한다.
상기 상부 패드의 제1 부분은 다각형, 원형 및 타원형 중 어느 하나로 이루 어진 것을 특징으로 한다.
상기 상부 패드의 제2 부분은 사각형, 사다리꼴 및 삼각형 중 어느 하나로 이루어진 것을 특징으로 한다.
상기 상부 패드의 제2 부분은 다수의 방향에 다수개가 형성된 것을 특징으로 한다.
상기 반도체 칩들은 상기 몸체들 하면에 상기 관통전극들과 전기적으로 연결되도록 형성된 하부 패드들을 더 포함하는 것을 특징으로 한다.
상기 하부 패드는 상기 관통전극의 제1 폭 및 제1 너비와 동일한 크기를 갖는 것을 특징으로 한다.
상기 하부 패드는 상기 관통전극의 상기 제1 폭 및 상기 제1 너비보다 큰 상기 제2 폭 및 상기 제2 너비를 갖는 제3 부분과, 상기 제3 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 상기 제2 너비보다 큰 상기 제3 폭 및 상기 제3 너비를 갖는 제4 부분을 갖는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지는 본딩 신뢰성은 향상되면서 미세 피치화에 적극적으로 대응할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 1a는 본 발명의 실시예에 따른 반도체 칩을 나타낸 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 단면도이다. 도 2a 및 도 2b는 본 발명의 다른 실시예들에 따른 반도체 칩을 나타낸 각각의 단면도이다. 도 2c는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 1a 및 도 1b에 도시한 바와 같이, 본 발명에 따른 반도체 칩(250)은 상면(252a) 및 상기 상면(252a)에 대향하는 하면(252b)을 갖는 몸체(252)와, 상기 몸체(252)의 상면(252a)과 하면(252b)을 관통하도록 형성된 관통전극(230)과, 상기 관통전극(230)에 전기적으로 연결된 상부 패드(240)를 포함한다. 이때, 상부 패드(240)는 몸체(252) 상면(252a)으로 노출된 관통전극(230) 상에 형성된다
관통전극(230)과 상부 패드(240)는 일체형으로 형성될 수 있다. 이와 다르게, 관통전극(230)과 상부 패드(240)는 분리형으로 형성될 수 있다.
도면으로 제시하지는 않았지만, 반도체 칩(250)은 몸체(252)와 관통전극(230) 사이의 내측벽에 형성된 절연막(도시안함)과 금속 씨드막(도시안함)을 더 포함할 수 있다. 또한, 반도체 칩(250)은 몸체(252) 상면(252a)에 구비된 본딩패드(도시안함)를 더 포함할 수 있다. 본딩패드는 상부 패드(240)와 전기적으로 연결될 수 있다.
이때, 몸체(252)의 상면(252a)과 하면(252b)을 관통하도록 형성된 관통전극(230)은 제1 폭(W1)과 제1 너비(L1)를 갖는다.
또한, 상부 패드(240)는 몸체(252)의 상면(252a)에 대응된 관통전극(230)을 감싸도록 상기 제1 폭(W1) 및 제1 너비(L1)보다 큰 제2 폭(W2) 및 제2 너비(L1)를 갖는 제1 부분(SM1)과, 상기 제1 부분(SM1)에서 일 방향으로 연장되며, 상기 제2 폭(W2) 및 제2 너비(L2)보다 큰 제3 폭(W3) 및 제3 너비(L3)를 갖는 제2 부분(SM2)을 구비한다.
이때, 제2 폭(W2)은 제1 폭(W1)보다 더 큰 크기를 갖는다. 이와 다르게, 제2 폭(W2)은 제1 폭(W1)과 같은 크기를 가질 수 있다.
전술한 구성은, 제1 폭(W1) 및 제1 너비(L1)를 갖는 관통전극(230)과 전기적으로 연결되는 상부 패드(240)를 형성함에 있어서, 상부 패드(240)의 제2 부분(SM2)들 간의 제2 이격거리(ℓ2)가 상부 패드(240)의 제1 부분(SM1)들 간의 제1 이격거리(ℓ1)보다 작은 크기를 갖도록 설계한 것에 특징이 있다.
한편, 도 1a 및 도 2a를 참조하면, 본 실시예에 따른 반도체 칩(250)은 몸체(252) 하면(252a)으로 노출된 관통전극(230)과 전기적으로 연결되도록 형성된 하부 패드(242)를 더 포함할 수 있다.
이때, 하부 패드(242)는 상기 관통전극(230)의 제1 폭(W1) 및 제1 너비(L1)와 동일한 크기를 가질 수 있다. 이와 다르게, 하부 패드(242)는 관통전극(230)의 제1 폭(W1) 및 제1 너비(L1) 보다 큰 제2 폭(도시안함) 및 제2 너비(도시안함)를 가질 수 있다.
또한, 도 1a 및 도 2b를 참조하면, 하부 패드(242)는 관통전극(230)의 상기 제1 폭(W1) 및 상기 제1 너비(L1)보다 큰 상기 제2 폭 및 상기 제2 너비를 갖는 제3 부분(도시안함)과, 상기 제3 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 제2 너비보다 큰 상기 제3 폭 및 제3 너비를 갖는 제4 부분(도시안함)을 가질 수 있 다. 따라서, 하부 패드(242)는 상부 패드(240)와 동일한 면적을 가질 수 있다. 이와 다르게, 하부 패드(242)는 상부 패드(240)와 상이한 면적을 가질 수 있다.
이때, 하부 패드(242)는 관통전극(230)과 일체형으로 형성될 수 있다. 이와 다르게, 하부 패드(242)는 관통전극(230)과 분리형으로 형성될 수 있다.
도 2c에 도시한 바와 같이, 상부 패드(240)의 제1 부분(SM1)과 제2 부분(SM2)은 그 위치 및 형상을 다양하게 변경할 수 있다. 상부 패드(240)의 제1 부분(SM1)은 다각형, 원형 및 타원형 중 어느 하나로 이루어질 수 있다.
또한, 상기 상부 패드(240)의 제2 부분(SM2)은 사각형, 사다리꼴 및 삼각형 중 어느 하나로 이루어질 수 있다. 이때, 상부 패드(240)의 제2 부분(SM2)은 다수의 방향에 다수개를 엇갈려 형성할 수 있으며, 그 배치는 설계에 따라 다양하게 변경될 수 있다. 상부 패드(240)의 제2 부분(SM2)은 서로 쇼트가 발생하지 않는 범위내에서 다양하게 설계 변경할 수 있다.
한편, 도면으로 제시하지는 않았지만, 하부 패드(도 2b의 242)의 제1 부분 및 제2 부분은 상부 패드(240)의 제1 부분(SM1) 및 제2 부분(SM2)과 동일한 방식으로 그 배치 및 형상을 다양하게 변경할 수 있다.
도 3은 2개의 반도체 칩을 스택한 상태를 나타낸 단면도이다.
도시한 바와 같이, 상부 반도체 칩(250)과 하부 반도체 칩(250)이 상호 간의 맞닿는 표면에 개재된 솔더 페이스트 패턴(260)을 매개로 전기적으로 연결된 상태를 도시하고 있다.
이때, 솔더 페이스트 패턴(260)은, 상부 반도체 칩(250)과 하부 반도체 칩(250)의 맞닿는 표면에 솔더 페이스트를 도포한 후, 리플로우 공정을 수행하는 것에 의해 형성될 수 있다.
상부 반도체 칩(250)과 하부 반도체 칩(250)에 개재된 솔더 페이스트 패턴(260)은, 상부 반도체 칩(250)의 상기 몸체(252) 하면(252b)에 노출되는 관통전극(230)과, 하부 반도체 칩(250)의 상기 몸체(252) 상면(252a)에 노출되는 상부 패드(240) 간의 맞닿는 표면 사이에 각각 형성된다.
솔더 페이스트 패턴(260)은 주석(pure Sn), Sn/Bi, Sn/Cu 및 Sn/Ag을 포함하는 물질 중 어느 하나로 형성될 수 있다.
이때, 제3 폭(W3)이 제2 폭(도 1a의 W2)에 비해 더 큰 길이를 가지는바, 상부 패드(240)의 제2 부분(SM2)들 간의 제2 이격 거리(ℓ2)가 줄어들어 쇼트 불량을 미연에 방지하는 효과가 있다. 또한, 상부 패드(240)의 제2 부분(SM2)에 의해 상부 패드(240)들과 관통전극(230)들 간의 접촉 면적은 확장되므로 본딩 신뢰성은 향상된다.
즉, 미세 피치화로 인해 관통전극(230)들 간의 이격 거리(L)가 고정세화되는 추세로 이들의 폭(W)과 이격 거리(L)를 축소하는 데 한계가 있었으나, 본 실시예에서는 상부 패드(240)의 제3 폭(W3)을 확장하는 것을 통해 상부 패드(240)의 제2 부분(SM2)들 간의 제2 이격거리(ℓ2)가 줄어드는 효과가 있다.
따라서, 전술한 구성은 상부 반도체 칩(250)과 하부 반도체 칩(250) 사이 공간에 솔더 페이스트를 얇은 두께로 도포하고 리플로우 공정을 진행하더라도, 상부 패드(240)들에 구비된 제2 부분(SM2)들 간의 제2 이격거리(ℓ2)가 축소되므로 상부 패드(240)들 간을 개별적으로 절연시킬 수 있는 구조적인 장점이 있다.
이때, 상기 솔더 페이스트 패턴(260)은 중앙에 비해 가장자리로 갈수록 그 두께가 점점 얇아지는 테이퍼 형태로 형성될 수 있다. 따라서, 상기 솔더 페이스트 패턴(260)은 일 예로 사다리꼴 모양의 단면을 가질 수 있다.
즉, 본 발명에서는 관통전극들의 폭이 축소 설계되는 미세 피치화에 있어서, 관통전극들과 연결되는 상부 패드들의 설계 변경을 통해 반도체 칩들 간의 본딩시 접촉 면적의 확장에 따른 본딩 신뢰성을 확보할 수 있고, 솔더 페이스트 패턴을 개별적으로 분리시키는 것이 용이하여 쇼트 불량에 따른 생산 수율의 저하 문제를 개선할 수 있다.
한편, 상술한 방법으로 제조된 적어도 둘 이상의 반도체 칩을 기판 상에 차례로 스택하는 것에 의해 제작되는 스택형의 반도체 패키지에 대해 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 스택형의 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명에 따른 스택형의 반도체 패키지(305)는 기판(301)과, 상기 기판(301) 상에 스택된 적어도 둘 이상의 반도체 칩(350)을 포함한다. 반도체 칩(350)들은 전술한 도 1b에 도시하고 설명한 반도체 칩(250)과 동일한 구성을 가질 수 있다. 이와 다르게, 반도체 칩(350)들은 전술한 도 2a 및 도 2b에 도시하고 설명한 반도체 칩(250)과 동일한 구성을 가질 수 있다.
기판(301) 상에 스택된 반도체 칩(350)들은, 상부 반도체 칩(350)의 하면에 노출되는 관통전극(330)과, 하부 반도체 칩(350)의 상면에 노출되는 상부 패드(340) 간의 맞닿는 표면에 개재된 솔더 페이스트 패턴(360) 및 매립제(314)를 매개로 전기적 및 물리적으로 연결될 수 있다.
도면으로 제시하지는 않았지만, 기판(301)에 구비된 본드핑거(도시안함)와 최하부 반도체 칩(350)의 하면으로 노출된 관통전극(330) 간의 맞닿는 표면에 개재된 추가 솔더 페이스트 패턴(도시안함)을 더 포함할 수 있다.
또한, 상기 기판(301) 하면에 부착된 외부접속단자(370)를 더 포함할 수 있다. 외부접속단자(370)는 일 예로 솔더볼을 포함할 수 있다. 또한, 스택된 반도체 칩(350)들을 포함한 기판(301)의 상면을 밀봉하도록 형성된 봉지제(도시안함)를 더 포함할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 칩을 나타낸 평면도.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 절단하여 나타낸 단면도.
도 2a 및 도 2b는 본 발명의 다른 실시예들에 따른 반도체 칩을 나타낸 각각의 단면도.
도 2c는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도.
도 3은 2개의 반도체 칩을 스택한 상태를 나타낸 단면도.
도 4는 본 발명의 실시예에 따른 스택형의 반도체 패키지를 나타낸 단면도.

Claims (9)

  1. 기판;
    상기 기판 상에 적어도 둘 이상이 스택되며, 각각 상면 및 상기 상면에 대향하는 하면을 갖는 몸체와, 제1 폭 및 제1 너비를 가지며, 상기 몸체의 상면과 하면을 관통하도록 형성된 관통전극과, 상기 관통전극의 상기 상면을 감싸도록 상기 제1 폭 및 제1 너비보다 큰 제2 폭 및 제2 너비를 갖는 제1 부분과, 상기 제1 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 제2 너비보다 큰 제3 폭 및 제3 너비를 갖는 제2 부분이 구비된 상부 패드를 포함하는 반도체 칩들; 및
    상기 스택된 반도체 칩들 중, 상부 반도체 칩의 상기 몸체 하면에 노출되는 관통전극과, 하부 반도체 칩의 상기 몸체 상면에 노출되는 상부 패드 간의 맞닿는 표면에 개재된 솔더 페이스트 패턴;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 솔더 페이스트 패턴은 사다리꼴 모양의 단면을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 상부 패드의 제1 부분은 상기 관통전극과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 상부 패드의 제1 부분은 다각형, 원형 및 타원형 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 상부 패드의 제2 부분은 사각형, 사다리꼴 및 삼각형 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 상부 패드의 제2 부분은 다수의 방향에 다수개가 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 반도체 칩들은 상기 몸체들 하면에 상기 관통전극들과 전기적으로 연결되도록 형성된 하부 패드들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 하부 패드는 상기 관통전극의 제1 폭 및 제1 너비와 동일한 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서, 상기 하부 패드는 상기 관통전극의 상기 제1 폭 및 상기 제1 너비보다 큰 상기 제2 폭 및 상기 제2 너비를 갖는 제3 부분과, 상기 제3 부분에서 일 방향으로 연장되며, 상기 제2 폭 및 상기 제2 너비보다 큰 상기 제3 폭 및 상기 제3 너비를 갖는 제4 부분을 갖는 것을 특징으로 하는 반도체 패키지.
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