KR20110004120A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20110004120A
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Abstract

본 발명에 따른 반도체 패키지는 각각 본딩패드가 배치된 일면 및 이에 대향하는 타면을 가지며, 상기 타면들이 맞닿도록 배치된 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩 및 제2 반도체 칩을 각각 감싸면서 상호 맞닿도록 형성된 제1 유전체층 및 제2 유전체층; 상기 제1 및 제2 유전체층의 노출면 각각에 형성되며, 대응하는 제1 반도체 칩의 본딩패드 및 제2 반도체 칩의 본딩패드와 연결되게 형성된 제1 회로배선 및 제2 회로배선; 및 상기 제1 회로배선 및 제2 회로배선을 포함한 상기 제1 유전체층 및 제2 유전체층의 노출면 상에 각각 상기 제1 회로배선과 제2 회로배선의 일부분들을 노출시키도록 형성된 절연층을 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor Package and method for fabricating thereof}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 반도체 칩을 삽입한 임베디드 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다.
예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구/개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여 러 가지 기술들이 제안 및 연구되고 있다.
이하, 첨부한 도면을 참조하여 금속 와이어를 이용한 스택형의 반도체 패키지에 대해 설명하도록 한다.
도 1은 종래에 따른 금속 와이어를 이용한 스택형의 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 금속 와이어를 이용한 반도체 패키지(5)는 적어도 2개 이상의 반도체 칩(50)들이 기판(1) 상에 접착제(14)를 매개로 스택된다. 각 반도체 칩(50)과 기판(1)은 금속 와이어(16)를 통하여 전기적으로 연결된다.
도 1에서, 미설명된 도면부호 12는 본딩패드, 22는 본드핑거, 24는 볼랜드, 70은 솔더볼, 그리고 90은 봉지제를 각각 나타낸다.
현재는 주로 반도체 패키지(5)의 높은 실장 밀도를 요구하는 동시에 그 두께가 얇은 박형의 반도체 패키지(5)를 제작하는 데 연구 개발의 초점이 맞추어져 있다.
이러한 단점을 극복하기 위해, 기판의 내부에 반도체 칩을 삽입하는 임베디드 타입의 반도체 패키지를 제작하기 위한 노력이 활발히 진행되고 있다.
그러나, 이러한 임베디드 타입의 반도체 패키지는 기판의 내부에 반도체 칩을 삽입하고 일차적인 라미네이션 공정으로 실링한 후, 비아홀을 형성하고 도금하는 것에 의해 전기적인 연결이 가능해진다.
이때, 종래에는 기판 상에 반도체 칩을 삽입하는 구조로 이루어짐에 따라, 반도체 칩의 두께 대비 일정 높이 이상의 실링제를 사용해야 공극 등의 불량이 발 생하지 않는 관계로 반도체 칩의 두께를 일정 두께 이하로 줄이는 데 한계가 있다.
그 결과, 두개 이상의 반도체 칩을 스택할 경우에는 필요 이상으로 그 두께가 상승하게 되는 요인으로 작용하게 되므로 박형의 스택 패키지를 제작하는 데 어려움이 따르고 있다.
본 발명은 반도체 칩의 두께를 최소화하면서, 반도체 패키지 내부에 다수의 반도체 칩을 삽입한 박형의 반도체 패키지 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 각각 본딩패드가 배치된 일면 및 이에 대향하는 타면을 가지며, 상기 타면들이 맞닿도록 배치된 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩 및 제2 반도체 칩을 각각 감싸면서 상호 맞닿도록 형성된 제1 유전체층 및 제2 유전체층; 상기 제1 및 제2 유전체층의 노출면 각각에 형성되며, 대응하는 제1 반도체 칩의 본딩패드 및 제2 반도체 칩의 본딩패드와 연결되게 형성된 제1 회로배선 및 제2 회로배선; 및 상기 제1 회로배선 및 제2 회로배선을 포함한 상기 제1 유전체층 및 제2 유전체층의 노출면 상에 각각 상기 제1 회로배선과 제2 회로배선의 일부분들을 노출시키도록 형성된 절연층을 포함하는 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩의 본딩패드들과 각각 연결된 제1 비아전극과, 상기 제1 및 제2 유전체층을 관통하며, 상기 제1 및 제2 회로배선 간을 전기적으로 연결하는 제2 비아전극을 더 포함하는 것을 특징으로 한다.
상기 제1 유전체층 또는 상기 제2 유전체층 상의 상기 절연층 상에 페이스-업 타입으로 스택된 적어도 하나 이상의 제3 반도체 칩; 상기 제3 반도체 칩과 이에 대응하는 상기 제1 회로배선 또는 상기 제2 회로배선을 전기적으로 연결하는 연 결부재; 상기 적어도 하나 이상의 제3 반도체 칩 및 상기 연결부재를 포함하는 상기 제1 유전체층 또는 상기 제2 유전체층의 노출면을 밀봉하는 봉지부재; 및 상기 절연층에 의해 노출된 상기 제1 회로배선 또는 상기 제2 회로배선에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.
상기 제1 유전체층 또는 상기 제2 유전체층 상의 상기 절연층 상에 플립칩 본딩된 제3 반도체 칩; 상기 제3 반도체 칩 상에 페이스-업 타입으로 스택된 적어도 하나 이상의 제4 반도체 칩; 상기 제4 반도체 칩과 이에 대응하는 상기 제1 회로배선 또는 상기 제2 회로배선을 전기적으로 연결하는 연결부재; 상기 제3 반도체 칩, 적어도 하나 이상의 상기 제4 반도체 칩 및 상기 연결부재를 포함하는 상기 제1 유전체층 또는 상기 제2 유전체층의 노출면을 밀봉하는 봉지부재; 및 상기 절연층에 의해 노출된 상기 제1 회로배선 또는 상기 제2 회로배선에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지는 적어도 둘 이상의 패키지 유닛이 접속부재를 매개로 스택된 반도체 패키지에 있어서,
상기 패키지 유닛은, 각각 본딩패드가 배치된 일면 및 이에 대향하는 타면을 가지며, 상기 타면들이 맞닿도록 배치된 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩 및 제2 반도체 칩을 각각 감싸면서 상호 맞닿도록 형성된 제1 유전체층 및 제2 유전체층; 상기 제1 및 제2 유전체층의 노출면 각각에 형성되며, 대응하는 상기 제1 반도체 칩의 본딩패드 및 상기 제2 반도체 칩의 본딩패드와 연결되게 형성된 제1 회로배선 및 제2 회로배선; 및 상기 제1 회로배선 및 제2 회로배선을 포함한 상기 제1 유전체층 및 제2 유전체층의 노출면 상에 각각 상기 제1 회로배선과 제2 회로배선의 일부분들을 노출시키도록 형성된 절연층을 포함하는 것을 특징으로 한다.
상기 접속부재는 솔더볼 또는 범프인 것을 특징으로 한다.
상기 각 패키지 유닛의 맞닿는 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은 기판 상면에 제1 반도체 칩의 상면을 마주하게 부착하는 단계; 상기 제1 반도체칩을 포함하는 기판의 상면에 제1 유전체층의 하면을 마주하게 형성하는 단계; 상기 제1 유전체층의 상면에 제1 회로배선을 형성하는 단계; 상기 기판을 제거하는 단계; 상기 제1 반도체 칩의 하면에 제2 반도체 칩의 하면을 마주하게 부착하는 단계; 상기 제2 반도체 칩을 포함하는 제1 유전체층의 하면에 제2 유전체층의 상면을 마주하게 형성하는 단계; 및 상기 제2 유전체층의 하면에 제2 회로배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 유전체층은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질그룹 중 선택된 어느 하나로 형성하는 것을 특징으로 한다.
상기 제2 회로배선을 형성하는 단계후, 상기 제1 및 제2 반도체 칩의 본딩패드들과 각각 연결된 제1 비아전극과, 상기 제1 및 제2 유전체층을 관통하며, 상기 제1 및 제2 회로배선 간을 전기적으로 연결하는 제2 비아전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1 및 제2 비아전극을 형성하는 단계 후, 상기 제1 및 제2 회로배선을 각각 덮는 제1 및 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1 및 제2 절연층은 솔더 레지스트로 형성하는 것을 특징으로 한다.
본 발명은 상호 간의 후면이 접하도록 반도체 칩을 부착한 상태에서, 상호 간의 반도체 칩을 실링제로 감싸는 것을 통해 반도체 칩의 삽입에 의한 공극의 발생을 원천적으로 방지할 수 있는 장점이 있다.
또한, 반도체 칩을 실링제의 내부에 삽입하는 것을 통해 박형의 반도체 패키지를 제작할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 2a는 본 발명에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명에 따른 반도체 패키지(105)는 제1 및 제2 유전체층(102, 104)과 제1 및 제2 반도체 칩(150a, 150b)을 포함한다.
상기 제1 및 제2 유전체층(102, 104)은 폴리이미드(polyimide), 벤조싸이클로부텐(benzocyclobutene) 및 에폭시 수지(epoxy resin)를 포함하는 절연물질그룹 중 선택된 어느 하나가 이용될 수 있다. 이때, 제1 및 제2 유전체층(102, 104)은 일 예로 필름 형태를 포함할 수 있다.
제1 및 제2 유전체층(102, 104)은 제1 및 제2 반도체 칩(150a, 150b)을 각각 감싸며, 상호 간의 후면이 맞닿도록 합착된다. 따라서, 제1 및 제2 반도체 칩(150a, 150b)의 후면에 대향하는 각각의 상면에는 본딩패드(112)들이 구비된다.
또한, 제1 및 제2 유전체층(102, 104) 각각의 상면에는 제1 및 제2 회로배선(122, 124)이 형성된다. 제1 및 제2 회로배선(122, 124)은 제1 및 제2 유전체층(102, 104)을 각각 관통하는 내부에 형성된 제1 비아전극(132) 및 제2 비아전극(134)과 연결된다.
따라서, 제1 및 제2 반도체 칩(150a, 150b) 간은 제1 및 제2 회로배선(122, 124)과 제1 및 제2 비아전극(132, 134)을 통해 상호 전기적으로 연결될 수 있다.
제1 비아전극(132)은 제1 및 제2 반도체 칩(150a, 150b)의 본딩패드(112)들과 각각 연결된다. 또한, 제2 비아전극(134)은 제1 및 제2 유전체층(102, 104)을 관통하며, 제1 및 제2 회로배선(122, 124) 간을 전기적으로 연결한다.
또한, 상기 제1 및 제2 회로배선(122, 124) 각각의 상면을 덮는 제1 및 제2 절연층(152, 154)이 더 형성될 수 있다.
전술한 구성은 제1 및 제2 반도체 칩을 실링제인 제1 및 제2 유전체층으로 감싸고, 상호 간의 후면이 맞닿도록 합착되므로 공극이 발생할 염려가 없게 된다. 그 결과, 반도체 칩의 두께를 최소화할 수 있는 효과로 박형의 반도체 패키지를 제작하는 데 적극적으로 대응할 수 있다.
도 2b는 본 발명에 따른 스택형의 반도체 패키지를 나타낸 단면도로, 이를 참조하여 보다 구체적으로 설명하도록 한다.
도시한 바와 같이, 본 발명에 따른 스택형의 반도체 패키지(101)는, 적어도 둘 이상이 상호 간의 맞닿는 사이에 개재된 접속부재(130) 및 접착부재(114)를 매개로 스택된 패키지 유닛(105)들을 포함한다.
상기 각 패키지 유닛(105)은 도 2a에 도시한 반도체 패키지와 동일한 구성을 가질 수 있다. 즉, 상기 각 패키지 유닛(105)은 제1 및 제2 유전체층(102, 104)과, 상기 제1 및 제2 유전체층(102, 104)의 내부에 삽입된 제1 및 제2 반도체 칩(150a, 150b)을 포함할 수 있다.
또한, 제1 및 제2 유전체층(102, 104) 각각의 상면에는 제1 및 제2 볼랜드(123, 125)를 구비한 제1 및 제2 회로배선(122, 124)이 형성된다. 또한, 상기 제1 및 제2 회로배선(122, 124)의 상면을 각각 덮는 제1 및 제2 절연층(152, 154)이 더 형성될 수 있다.
이때, 상기 스택형의 반도체 패키지(101)는 접속부재(130) 및 접착부재(114)를 매개로 패키지 유닛(105)들 간이 상호 전기적 및 물리적으로 연결될 수 있다. 상기 접속부재(130)는 솔더볼 또는 범프일 수 있다.
스택형의 반도체 패키지(101)는 최하부 패키지 유닛(105) 또는 최상부 패키지 유닛(105)의 일면에 부착된 외부접속단자(170)를 더 포함할 수 있다. 상기 외부접속단자(170)는 최하부 또는 최상부 패키지 유닛(105)에 각각에 배치된 제1, 제2 볼랜드(123, 125)를 구비한 제1 또는 제2 회로배선(122, 124) 중 어느 한 회로배선과 맞닿는 일면에 부착하는 것이 바람직하다.
또한, 최상부 또는 최하부 패키지 유닛(105)의 일면을 덮는 봉지부재(도시안함)를 더 포함할 수 있다.
(응용예)
도 3a 내지 도 3d는 본 발명의 응용예에 따른 반도체 패키지들을 나타낸 각각의 단면도로, 도 2a와 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 한다.
우선, 도 3a에 도시한 바와 같이, 본 발명의 응용예에 따른 반도체 패키지(105)는, 도 1에 도시한 반도체 패키지(105)와, 상기 반도체 패키지(105) 상에 페이스-업(face-up) 타입으로 부착된 제3 반도체 칩(150c)을 포함한다. 또한, 본 발명의 응용예에 따른 반도체 패키지(105)는, 도 3b에 도시한 바와 같이, 제3 반도체 칩(150c) 상에 페이스-업 타입으로 부착된 제4 반도체 칩(150d)을 더 포함할 수 있다.
상기 제3 반도체 칩(150c) 및 제4 반도체 칩(150d)의 본딩패드(112)들은 제1 또는 제2 절연층(152, 154)의 일부분의 노출면에 구비된 제1 및 제2 볼랜드(123, 125)를 구비한 제1 또는 제2 회로배선(122, 124)과 연결부재(116) 매개로 전기적으로 연결된다. 상기 연결부재(116)는 일 예로, 금속 와이어가 이용될 수 있다.
또한, 제1 및 제2 절연층(152, 154) 상에 부착되는 제3 및 제4 반도체 칩(150a, 150b)들은 상호 간의 맞닿는 사이에 개재된 접착제(114)를 매개로 물리적으로 부착될 수 있다.
이때, 적어도 하나 이상의 반도체 칩(150a, 150b)들 및 연결부재(116)를 포 함하는 상기 제1 유전체층(102) 또는 제2 유전체층(104)의 노출면을 밀봉하는 봉지부재(190)가 더 형성될 수 있다. 상기 제1 유전체 층(102) 또는 제2 유전체 층(104)에 구비된 제1 또는 제2 볼랜드(123, 125)에 외부접속단자(170)가 더 부착될 수 있다.
또한, 도 3c 및 도 3d에 도시한 바와 같이, 본 발명의 다른 응용예에 따른 반도체 패키지(105)는, 도 1에 도시한 반도체 패키지(105)와, 상기 반도체 패키지(105) 상에 플립칩 본딩된 제3 반도체 칩(150c)을 포함할 수 있다. 이에 더불어, 상기 제3 반도체 칩(150c)의 상면에 적어도 하나 이상이 페이스-업(face-up) 타입으로 부착된 제4 반도체 칩(150d)을 더 포함할 수 있다.
제3 반도체 칩(150c)의 본딩패드(112)와 이에 대응하는 제1, 제2 볼랜드(123, 125)를 각각 구비한 제1 회로배선(122) 또는 제2 회로배선(124) 간을 전기적으로 연결하는 연결부재(116)로 금속 와이어 대신 범프를 이용한 것에 특징이 있다.
이때, 제3 반도체 칩(150c)은 이에 구비된 본딩패드(112)가 제1 또는 제2 유전체층(102, 104)과 마주보는 페이스 다운(face-down) 타입으로 부착하는 것이 바람직하다.
도면으로 상세히 제시하지는 않았지만, 상기 제3 반도체 칩(150c)의 부착시, 제1 또는 제2 유전체층(102, 104)의 상면에 위치하는 제1 또는 제2 회로배선(122)은 재배열을 통해 그 배치를 변경하는 것이 바람직하다.
이때, 제3 반도체 칩(150c) 상에 페이스-업 타입으로 부착된 적어도 하나 이 상의 제4 반도체 칩(150d)은 각각에 구비된 본딩패드(112)들을 제1 또는 제2 유전체층(102, 104)의 상면에 위치하는 제1 또는 제2 볼랜드(122)와 적어도 하나 이상의 연결부재(116)들을 매개로 전기적으로 연결한다. 연결부재(116)는 일 예로 금속 와이어가 이용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 기판(100)의 상면에 제1 반도체 칩(150a)의 상면을 마주하게 부착한다. 이때, 제1 반도체 칩(150a)에 구비된 본딩패드(112)가 상면에 배치되는 페이스-업 타입으로 부착한다.
다음으로, 제1 반도체 칩(150a)을 포함하는 기판(100)의 상면에 제1 유전체층(102)의 하면을 마주하게 형성한다. 제1 유전체층(102)은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질그룹 중 선택된 어느 하나가 이용될 수 있다. 일예로, 제1 유전체층(102)은 필름 형태로 제작하여 제1 반도체 칩(150a)에 열 압착으로 부착시킬 수 있다.
도 4b에 도시한 바와 같이, 제1 유전체층(102)의 상면에 제1 회로배선(122)을 형성한다. 다음으로, 제1 유전체층(102)의 하면에 배치된 기판(도 4a의 100)을 제거한다.
상기 기판은 백그라인딩 공정과 식각공정 중 어느 하나, 또는 하나 이상의 공정을 수행하는 것을 통해 제거될 수 있다. 전술한 공정으로, 제1 유전체층(102)의 내부에 제1 반도체 칩(150a)이 배치될 수 있다.
다음으로, 제1 반도체 칩(150a)의 하면에 제2 반도체 칩(150b)의 하면을 마주하게 부착한다. 도면으로 제시하지는 않았지만, 제1 반도체 칩(150a)과 제2 반도체 칩(150b)은 이들의 사이 공간에 개재된 접착제(도시안함)를 매개로 부착될 수 있다.
도 4c에 도시한 바와 같이, 제2 반도체 칩(150b)을 포함하는 제1 유전체층(102)의 하면에 제2 유전체층(104)의 상면을 마주하게 부착한 후, 제2 유전체층(104)의 하면에 제2 회로배선(124)을 형성한다. 이때, 제2 유전체층(104)은 전술한 제1 유전체층(102)과 동일한 물질이 이용될 수 있다.
도 4d에 도시한 바와 같이, 제1 및 제2 유전체층(102, 104)을 레이저 드릴링 또는 건식식각 중 어느 하나의 공정으로 패터닝하여 비아홀(160)을 형성하고, 상기 비아홀(160) 내에 금속물질을 매립하여 제1 비아전극(132)과 제2 비아전극(134)을 형성한다.
상기 금속물질은 구리(Cu), 주석(Sn), 알루미늄(Al), 금(Au), 니켈(Ni) 및 백금(Pt) 중 어느 하나가 이용될 수 있다.
이때, 제1 비아전극(132)은 제1 및 제2 반도체 칩(150a, 150b)의 본딩패드(112)들과 각각 연결되고, 제2 비아전극(134)은 제1 및 제2 회로배선(122, 124)들과 전기적으로 각각 연결된다.
도 4e에 도시한 바와 같이, 제1 회로배선(122)과 제2 회로배선(124)을 각각 덮는 제1 절연층(152) 및 제2 절연층(154)을 형성한다. 제1 및 제2 절연층(152, 154)은 솔더 레지스트가 이용될 수 있다.
전술한 제조방법에 있어서, 기판 상에 개별 반도체 칩을 부착하는 것으로 도시하고 설명하였으나, 반도체 칩들을 기판 상에 부착하는 공정은 웨이퍼 레벨에서 진행하는 것이 바람직하며, 쏘잉 공정을 통해 칩 레벨로 분리하는 공정을 진행한 후 기판 또는 제1 및 제2 유전체층에 부착하는 것이 바람직하다.
이상으로, 본 발명의 실시예에 따른 반도체 패키지를 제작할 수 있다.
따라서, 본 발명은 상호 간의 후면이 접하도록 반도체 칩을 부착한 상태에서, 상호 간의 반도체 칩을 실링제로 감싸는 것을 통해 반도체 칩의 삽입에 의한 공극의 발생을 원천적으로 방지할 수 있는 장점이 있다.
그 결과, 반도체 칩의 두께를 최소화할 수 있는 효과로 박형의 반도체 패키지를 제작하는 데 적극적으로 대응할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예들에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래에 따른 금속 와이어를 이용한 스택형의 반도체 패키지를 나타낸 단면도.
도 2a는 본 발명에 따른 반도체 패키지를 나타낸 단면도.
도 2b는 본 발명에 따른 스택형의 반도체 패키지를 나타낸 단면도.
도 3a 내지 도 3d는 본 발명의 응용예에 따른 반도체 패키지들을 나타낸 각각의 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (13)

  1. 각각 본딩패드가 배치된 일면 및 이에 대향하는 타면을 가지며, 상기 타면들이 맞닿도록 배치된 제1 반도체 칩 및 제2 반도체 칩;
    상기 제1 반도체 칩 및 제2 반도체 칩을 각각 감싸면서 상호 맞닿도록 형성된 제1 유전체층 및 제2 유전체층;
    상기 제1 및 제2 유전체층의 노출면 각각에 형성되며, 대응하는 제1 반도체 칩의 본딩패드 및 제2 반도체 칩의 본딩패드와 연결되게 형성된 제1 회로배선 및 제2 회로배선; 및
    상기 제1 회로배선 및 제2 회로배선을 포함한 상기 제1 유전체층 및 제2 유전체층의 노출면 상에 각각 상기 제1 회로배선과 제2 회로배선의 일부분들을 노출시키도록 형성된 절연층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 및 제2 반도체 칩의 본딩패드들과 각각 연결된 제1 비아전극과, 상기 제1 및 제2 유전체층을 관통하며, 상기 제1 및 제2 회로배선 간을 전기적으로 연결하는 제2 비아전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 유전체층 또는 상기 제2 유전체층 상의 상기 절 연층 상에 페이스-업 타입으로 스택된 적어도 하나 이상의 제3 반도체 칩;
    상기 제3 반도체 칩과 이에 대응하는 상기 제1 회로배선 또는 상기 제2 회로배선을 전기적으로 연결하는 연결부재;
    상기 적어도 하나 이상의 제3 반도체 칩 및 상기 연결부재를 포함하는 상기 제1 유전체층 또는 상기 제2 유전체층의 노출면을 밀봉하는 봉지부재; 및
    상기 절연층에 의해 노출된 상기 제1 회로배선 또는 상기 제2 회로배선에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 유전체층 또는 상기 제2 유전체층 상의 상기 절연층 상에 플립칩 본딩된 제3 반도체 칩;
    상기 제3 반도체 칩 상에 페이스-업 타입으로 스택된 적어도 하나 이상의 제4 반도체 칩;
    상기 제4 반도체 칩과 이에 대응하는 상기 제1 회로배선 또는 상기 제2 회로배선을 전기적으로 연결하는 연결부재;
    상기 제3 반도체 칩, 적어도 하나 이상의 상기 제4 반도체 칩 및 상기 연결부재를 포함하는 상기 제1 유전체층 또는 상기 제2 유전체층의 노출면을 밀봉하는 봉지부재; 및
    상기 절연층에 의해 노출된 상기 제1 회로배선 또는 상기 제2 회로배선에 부착된 외부접속단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 적어도 둘 이상의 패키지 유닛이 접속부재를 매개로 스택된 반도체 패키지에 있어서,
    상기 패키지 유닛은,
    각각 본딩패드가 배치된 일면 및 이에 대향하는 타면을 가지며, 상기 타면들이 맞닿도록 배치된 제1 반도체 칩 및 제2 반도체 칩;
    상기 제1 반도체 칩 및 제2 반도체 칩을 각각 감싸면서 상호 맞닿도록 형성된 제1 유전체층 및 제2 유전체층;
    상기 제1 및 제2 유전체층의 노출면 각각에 형성되며, 대응하는 상기 제1 반도체 칩의 본딩패드 및 상기 제2 반도체 칩의 본딩패드와 연결되게 형성된 제1 회로배선 및 제2 회로배선; 및
    상기 제1 회로배선 및 제2 회로배선을 포함한 상기 제1 유전체층 및 제2 유전체층의 노출면 상에 각각 상기 제1 회로배선과 제2 회로배선의 일부분들을 노출시키도록 형성된 절연층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 접속부재는 솔더볼 또는 범프인 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서, 상기 각 패키지 유닛의 맞닿는 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 기판 상면에 제1 반도체 칩의 상면을 마주하게 부착하는 단계;
    상기 제1 반도체칩을 포함하는 기판의 상면에 제1 유전체층의 하면을 마주하게 형성하는 단계;
    상기 제1 유전체층의 상면에 제1 회로배선을 형성하는 단계;
    상기 기판을 제거하는 단계;
    상기 제1 반도체 칩의 하면에 제2 반도체 칩의 하면을 마주하게 부착하는 단계;
    상기 제2 반도체 칩을 포함하는 제1 유전체층의 하면에 제2 유전체층의 상면을 마주하게 형성하는 단계; 및
    상기 제2 유전체층의 하면에 제2 회로배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서, 상기 제1 및 제2 유전체층은 폴리이미드, 벤조싸이클로부텐 및 에폭시 수지를 포함하는 절연물질그룹 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 9 항에 있어서, 상기 제2 회로배선을 형성하는 단계후, 상기 제1 및 제2 반도체 칩의 본딩패드들과 각각 연결된 제1 비아전극과, 상기 제1 및 제2 유전체층을 관통하며, 상기 제1 및 제2 회로배선 간을 전기적으로 연결하는 제2 비아전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 제1 및 제2 비아전극을 형성하는 단계 후, 상기 제1 및 제2 회로배선을 각각 덮는 제1 및 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 12 항에 있어서, 상기 제1 및 제2 절연층은 솔더 레지스트로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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