KR20090098067A - 스택 패키지 및 그의 제조방법 - Google Patents

스택 패키지 및 그의 제조방법 Download PDF

Info

Publication number
KR20090098067A
KR20090098067A KR1020080023243A KR20080023243A KR20090098067A KR 20090098067 A KR20090098067 A KR 20090098067A KR 1020080023243 A KR1020080023243 A KR 1020080023243A KR 20080023243 A KR20080023243 A KR 20080023243A KR 20090098067 A KR20090098067 A KR 20090098067A
Authority
KR
South Korea
Prior art keywords
semiconductor chips
stack package
hydrophilic
flux pattern
semiconductor chip
Prior art date
Application number
KR1020080023243A
Other languages
English (en)
Other versions
KR101078722B1 (ko
Inventor
이하나
박창준
한권환
김성철
김성민
최형석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080023243A priority Critical patent/KR101078722B1/ko
Publication of KR20090098067A publication Critical patent/KR20090098067A/ko
Application granted granted Critical
Publication of KR101078722B1 publication Critical patent/KR101078722B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명에 따른 스택 패키지 및 그의 제조방법은, 기판과, 상기 기판 상에 스택되며, 내부에 관통 전극을 갖는 적어도 둘 이상의 반도체 칩과, 상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간을 상호 접착시킴과 아울러, 자기 정렬(Self Alginment)시키는 친수성 융제(Flux) 패턴과, 상기 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제를 포함한다.

Description

스택 패키지 및 그의 제조방법{STACK PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 스택 패키지 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 친수성(Hydrophilic)한 특징을 갖는 융제(Flux)를 이용하여 반도체 칩 간을 스택시, 자기 정렬(Self Alignment)시킬 수 있는 스택 패키지 및 그의 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수 의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과, 패키징된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 스택 기술을 적용한 모바일(Mobile) 제품의 경우, 모바일 제품의 특성상 소형화 및 다기능화가 필수 요소이기에, 상기와 같은 스택 패키지의 소형화를 구현하기에는 많은 어려움이 발생하게 된다.
즉, 상기와 같은 모바일 제품의 소형화를 이루기 위해 관통 전극(TSV : Through Silicon Via)를 적용한 반도체 칩들 간을 스택하여 스택 패키지 형성시, 상기 관통 전극 간을 전기적으로 연결시켜야 하는데, 상기와 같이 작아진 크기의 관통 전극으로 인해, 상기 반도체 칩들의 관통 전극 간을 정확하게 정렬하기가 어려울 뿐만 아니라, 상기와 같은 작아진 크기의 관통 전극을 정확하게 정렬하기 위 한 공정 시간이 증가하게 된다.
본 발명은 스택 패키지 형성시, 반도체 칩들 간을 자기 정렬시킬 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 스택 패키지 형성시, 반도체 칩들 간을 자기 정렬하여 그에 따른 공정 시간을 최소화시킬 수 있는 스택 패키지 및 그의 제조방법을 제공한다.
본 발명에 따른 스택 패키지는, 기판; 상기 기판 상에 스택되며, 내부에 관통 전극을 갖는 적어도 둘 이상의 반도체 칩; 상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간을 상호 접착시킴과 아울러, 자기 정렬(Self Alginment)시키는 친수성 융제(Flux) 패턴; 및 상기 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제;를 포함한다.
상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성된 것을 특징으로 한다.
상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 일자형으로 형성된 것을 특징으로 한다.
상기 친수성 융제 패턴은 반도체 칩의 상면 및 하면에 동일한 패턴으로 형성된 것을 특징으로 한다.
상기 기판 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 스택 패키지의 제조방법은, 반도체 칩 내에 관통 전극을 형성하는 단계; 상기 반도체 칩의 상면 및 하면의 노출된 관통 전극 및 상기 반도체 칩의 상면 및 하면에 친수성 융제 패턴을 형성하는 단계; 상기 친수성 융제 패턴이 형성된 적어도 둘 이상의 반도체 칩들 간을 상기 친수성 융제 패턴을 이용하여 상호 접착시킴과 아울러, 자기 정렬되도록 스택하는 단계; 상기 스택된 반도체 칩들을 기판 상에 배치시키는 단계; 및 상기 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하는 단계;를 포함한다.
상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성하는 것을 특징으로 한다.
상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 일자형으로 형성하는 것을 특징으로 한다.
상기 친수성 융제 패턴은 반도체 칩의 상면 및 하면에 동일한 패턴으로 형성한다.
상기 친수성 융제 패턴이 형성된 적어도 둘 이상의 반도체 칩들 간을 상기 친수성 융제 패턴을 이용하여 상호 접착시킴과 아울러, 자기 정렬되도록 스택하는 단계와, 상기 스택된 반도체 칩들을 기판 상에 배치시키는 단계 사이에, 상기 스택된 반도체 칩들을 리플로우(Reflow) 하는 단계;를 더 포함한다.
상기 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하는 단계 후, 상기 기판 타면에 외부 접속 단자를 부착하는 단계;를 더 포함한다.
본 발명은 스택 패키지 형성시, 관통 전극이 구비된 반도체 칩의 상면 및 하면의 상기 관통 전극 부분에 일정한 패턴을 갖는 친수성 융제를 형성하고, 상기 일정한 패턴을 갖는 친수성 융제가 형성된 적어도 둘 이상의 반도체 칩들 간을 스택하여 리플로우 함으로써, 반도체 칩들 간을 스택시, 동일한 형상의 패턴과 접합하려는 특성을 갖는 상기 친수성 융제의 특성으로 인해, 상기 반도체 칩들을 자기 정렬시킬 수 있다.
따라서, 본 발명은 종래의 작아진 크기를 갖는 관통 전극 간을 정확하게 정렬하지 않아도 됨에 따라, 그에 따른 전체 공정 시간을 최소화시킬 수 있다.
본 발명은, 스택 패키지 형성시, 관통 전극이 구비된 반도체 칩의 상면 및 하면의 상기 관통 전극 부분에 일정한 패턴을 갖는 친수성 융제를 형성하고, 상기 일정한 패턴을 갖는 친수성 융제가 형성된 적어도 둘 이상의 반도체 칩들 간을 스택하여 리플로우 한다.
이렇게 하면, 동일한 형상의 패턴과 접합하려는 특성을 갖는 상기 친수성 융제의 특성으로 인해, 반도체 칩들 간을 스택시, 상기 반도체 칩들을 자기 정렬시킬 수 있다.
따라서, 상기와 같이 친수성 융제로 인해 반도체 칩들을 자기 정렬시킬 수 있으므로, 종래의 작아진 크기를 갖는 관통 전극 간을 정확하게 정렬하지 않아도 됨에 따라, 그에 따른 전체 공정 시간을 최소화시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 스택 패키지(100)는, 기판(102) 상에 적어도 둘 이상의 반도체 칩(104)들이 스택된 구조를 갖는다.
상기 각각의 반도체 칩(104)들은 상면에 다수의 본딩패드(112)를 가지며, 내부에 상기 본딩패드(112)와 전기적으로 연결되며, 구리로 이루어진 관통 전극(106)이 형성된다.
상기 각 반도체 칩(104)들 내부의 관통 전극(106)과 연결되는 상면의 본딩패드(112) 부분과, 상기 반도체 칩(104)들의 하면에는 친수성 융제(Flux)로 이루어진 패턴(108)이 형성된다.
이때, 상기 친수성 융제 패턴(108)은 도 2에 도시된 바와 같이, 상기 각 반도체 칩(104)들의 상면 및 하면 각각의 본딩패드(112) 및 노출된 관통 전극(106) 부분과, 상기 반도체 칩(104)들의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성된다.
또한, 상기 친수성 융제 패턴(108)은 도 3에 도시된 바와 같이, 상기 반도체 칩(104)들의 상면 및 하면 각각의 본딩패드(112) 및 노출된 상기 관통 전극(106) 부분과, 상기 반도체 칩(104)들의 상면 및 하면의 일부를 덮는 일자형으로 형성된 다.
여기서, 상기 친수성 융제 패턴(108)은 상기 반도체 칩(104)들의 상면 및 하면 각각에 동일한 패턴으로 형성되는 것이 바람직하다.
상기 친수성 융제 패턴(108)이 형성된 스택된 각 반도체 칩(104)들을 포함한 기판(102)의 일면은 상기 반도체 칩(104)들을 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy Molding Compound)와 같은 봉지제(110)로 밀봉되고, 상기 기판(102) 하면에는 실장 수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(114)가 부착된다.
구체적으로, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 상면에 다수의 본딩패드(112)를 갖는 반도체 칩(104) 내에 상기 본딩패드(112)와 전기적으로 연결되는 다수의 관통 전극(106)을 형성한다.
상기 관통 전극(106)은 구리로 형성하는 것이 바람직하다.
도 4b를 참조하면, 상기 반도체 칩(104)들의 상면 및 하면 각각의 본딩패드(112) 및 노출된 관통 전극(106) 부분 및 상기 반도체 칩(104)들의 상면 및 하면의 일부를 덮도록 친수성 융제 패턴(108)을 형성한다.
이때, 상기 친수성 융제 패턴(108)은 상기 각 반도체 칩(104)들의 상면 및 하면 각각의 본딩패드(112) 부분 및 노출된 상기 관통 전극(106) 부분과, 상기 반도체 칩(104)들의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성하거나, 또는, 상기 각 반도체 칩(104)들의 상면 및 하면 각각의 본딩패드(112) 부분 및 노출된 상기 관통 전극(106) 부분과, 상기 반도체 칩(104)들의 상면 및 하면의 일부를 덮는 일자형으로 형성할 수 있다.
여기서, 상기 친수성 융제 패턴(108)은 상기 반도체 칩(104)들의 상면 및 하면 각각에 동일한 패턴으로 형성하는 것이 바람직하다.
도 4c를 참조하면, 상기 친수성 융제 패턴(108)이 형성된 적어도 둘 이상의 반도체 칩(104)들 간을 스택한다. 이때, 상기 반도체 칩(104)들 간은 상기 친수성 융제 패턴(108)에 의해 자기 정렬된다.
그런 다음, 상기 스택된 반도체 칩(104)들 간을 전기적으로 연결하기 위해 리플로우 한다.
도 4d를 참조하면, 상기 리플로우된 반도체 칩(104)들을 기판(102) 상에 배치시킨다. 그런 다음, 상기 스택된 반도체 칩(104)들을 포함한 기판(102)의 상면을 상기 반도체 칩(104)들을 외부의 스트레스로부터 보호하기 위해 EMC와 같은 봉지제(110)로 밀봉한다.
이어서, 상기 기판(102) 하면에 실장수단으로서 솔더 볼과 같은 다수의 외부 접속 단자(114)를 부착하여 본 발명의 실싱예에 따른 스택 패키지를 완성한다.
전술한 바와 같이 본 발명은, 상기와 같이 관통 전극이 구비된 반도체 칩의 상면 및 하면의 상기 관통 전극 부분에 일정한 패턴을 갖는 친수성 융제를 형성하고, 상기 일정한 패턴을 갖는 친수성 융제가 형성된 적어도 둘 이상의 반도체 칩들 간을 스택하여 리플로우 함으로써, 동일한 형상의 패턴과 접합하려는 특성을 갖는 상기 친수성 융제의 특성으로 인해, 반도체 칩들 간을 스택시, 상기 반도체 칩들을 자기 정렬시킬 수 있다.
따라서, 상기와 같이 친수성 융제로 인해 반도체 칩들을 자기 정렬시킬 수 있으므로, 종래의 작아진 크기를 갖는 관통 전극 간을 정확하게 정렬하지 않아도 됨에 따라, 그에 따른 전체 공정 시간을 최소화시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 단면도.
도 2 및 도 3은 본 발명의 실시예에 따른 스택 패키지를 설명하기 위해 도시한 평면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 스택 패키지의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (11)

  1. 기판;
    상기 기판 상에 스택되며, 내부에 관통 전극을 갖는 적어도 둘 이상의 반도체 칩;
    상기 스택된 반도체 칩들 사이에 개재되어 상기 반도체 칩들 간을 상호 접착시킴과 아울러, 자기 정렬(Self Alginment)시키는 친수성 융제(Flux) 패턴; 및
    상기 반도체 칩을 포함한 기판의 일면을 밀봉하는 봉지제;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성된 것을 특징으로 하는 스택 패키지.
  3. 제 1 항에 있어서,
    상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 일자형으로 형성된 것을 특징으로 하는 스택 패키지.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 친수성 융제 패턴은 반도체 칩의 상면 및 하면에 동일한 패턴으로 형성 된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 기판 하면에 부착된 외부 접속 단자를 더 포함하는 것을 특징으로 하는 스택 패키지.
  6. 반도체 칩 내에 관통 전극을 형성하는 단계;
    상기 반도체 칩의 상면 및 하면의 노출된 관통 전극 및 상기 반도체 칩의 상면 및 하면에 친수성 융제 패턴을 형성하는 단계;
    상기 친수성 융제 패턴이 형성된 적어도 둘 이상의 반도체 칩들 간을 상기 친수성 융제 패턴을 이용하여 상호 접착시킴과 아울러, 자기 정렬되도록 스택하는 단계;
    상기 스택된 반도체 칩들을 기판 상에 배치시키는 단계; 및
    상기 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 사진틀 형상으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 친수성 융제 패턴은 상기 관통 전극 및 상기 반도체 칩의 상면 및 하면의 일부를 덮는 일자형으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 친수성 융제 패턴은 반도체 칩의 상면 및 하면에 동일한 패턴으로 형성하는 것을 특징으로 하는 스택 패키지의 제조방법.
  10. 제 6 항에 있어서,
    상기 친수성 융제 패턴이 형성된 적어도 둘 이상의 반도체 칩들 간을 상기 친수성 융제 패턴을 이용하여 상호 접착시킴과 아울러, 자기 정렬되도록 스택하는 단계와, 상기 스택된 반도체 칩들을 기판 상에 배치시키는 단계 사이에,
    상기 스택된 반도체 칩들을 리플로우(Reflow) 하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  11. 제 6 항에 있어서,
    상기 스택된 반도체 칩들을 포함한 기판의 상면을 밀봉하는 단계 후,
    상기 기판 타면에 외부 접속 단자를 부착하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
KR1020080023243A 2008-03-13 2008-03-13 스택 패키지 및 그의 제조방법 KR101078722B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080023243A KR101078722B1 (ko) 2008-03-13 2008-03-13 스택 패키지 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080023243A KR101078722B1 (ko) 2008-03-13 2008-03-13 스택 패키지 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20090098067A true KR20090098067A (ko) 2009-09-17
KR101078722B1 KR101078722B1 (ko) 2011-11-01

Family

ID=41357200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080023243A KR101078722B1 (ko) 2008-03-13 2008-03-13 스택 패키지 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR101078722B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036441B1 (ko) * 2010-12-21 2011-05-25 한국기계연구원 반도체 칩 적층 패키지 및 그 제조 방법
US8816509B2 (en) 2012-01-27 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor package including underfill layers
GB2523870A (en) * 2013-12-21 2015-09-09 Ibm Semiconductor chips having heat conductive layer with vias
KR20200060557A (ko) * 2018-11-20 2020-06-01 세메스 주식회사 본딩 장치 및 본딩 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3853219B2 (ja) 2002-01-18 2006-12-06 イビデン株式会社 半導体素子内蔵基板および多層回路基板
JP2006030230A (ja) 2004-07-12 2006-02-02 Sanyo Electric Co Ltd 半導体装置の製造方法
US8389867B2 (en) 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036441B1 (ko) * 2010-12-21 2011-05-25 한국기계연구원 반도체 칩 적층 패키지 및 그 제조 방법
WO2012086871A1 (en) * 2010-12-21 2012-06-28 Korea Institute Of Machinery & Materials Semiconductor chip stack package and manufacturing method thereof
US8722513B2 (en) 2010-12-21 2014-05-13 Korea Institute Of Machinery & Materials Semiconductor chip stack package and manufacturing method thereof
US8816509B2 (en) 2012-01-27 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor package including underfill layers
GB2523870A (en) * 2013-12-21 2015-09-09 Ibm Semiconductor chips having heat conductive layer with vias
KR20200060557A (ko) * 2018-11-20 2020-06-01 세메스 주식회사 본딩 장치 및 본딩 방법

Also Published As

Publication number Publication date
KR101078722B1 (ko) 2011-11-01

Similar Documents

Publication Publication Date Title
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
US10916533B2 (en) Semiconductor package
US20110140259A1 (en) Integrated circuit packaging system with stacking interconnect and method of manufacture thereof
US7829990B1 (en) Stackable semiconductor package including laminate interposer
KR100813626B1 (ko) 적층형 반도체 소자 패키지
KR101207882B1 (ko) 패키지 모듈
US20040124513A1 (en) High-density multichip module package
KR20150011893A (ko) 적층형 반도체패키지 및 그 제조방법
CN111052366A (zh) 具有保护机制的半导体装置及其相关***、装置及方法
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
KR101078722B1 (ko) 스택 패키지 및 그의 제조방법
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
US10515883B2 (en) 3D system-level packaging methods and structures
KR20120048841A (ko) 적층 반도체 패키지
KR101219086B1 (ko) 패키지 모듈
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
KR20090088271A (ko) 스택 패키지
KR20090043945A (ko) 스택 패키지
US20210050326A1 (en) Semiconductor package
KR20080067891A (ko) 멀티 칩 패키지
KR20090077580A (ko) 멀티 칩 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20080074654A (ko) 적층 반도체 패키지
KR20080020372A (ko) 듀얼 다이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee