KR20100040151A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20100040151A
KR20100040151A KR1020080099246A KR20080099246A KR20100040151A KR 20100040151 A KR20100040151 A KR 20100040151A KR 1020080099246 A KR1020080099246 A KR 1020080099246A KR 20080099246 A KR20080099246 A KR 20080099246A KR 20100040151 A KR20100040151 A KR 20100040151A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor
disposed
groove
semiconductor package
Prior art date
Application number
KR1020080099246A
Other languages
English (en)
Inventor
정영희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080099246A priority Critical patent/KR20100040151A/ko
Publication of KR20100040151A publication Critical patent/KR20100040151A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제2기판; 및 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택된 형태의 반도체 패키지, 즉, 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택된 형태의 반도체 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 상기 스택 패키지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 형성된 금속와이어, 범프 또는 관통전극 등을 통하여 전기적으로 연결된다.
한편, 스택된 형태의 반도체 패키지는 종래 금속와이어를 통하여 스택된 반도체 칩들 사이 또는 반도체 칩들과 기판 사이에 전기적인 연결을 형성하였다. 그러나, 금속와이어를 이용한 반도체 패키지는 스택되는 반도체 칩의 수에 따라 많은 수의 금속와이어가 사용되며, 원하지 않는 긴 길이의 금속와이어가 사용되며, 이에 따라, 반도체 패키지의 전기적 신뢰성이 나쁘다.
또한, 관통전극을 이용한 스택된 형태의 반도체 패키지 및 스택되는 반도체 칩들의 측면 일부 면적에 솔더를 형성하여 전기적인 연결을 형성하는 반도체 패키지는 스택되는 반도체 칩들 간의 접착면적이 작음에 따라 전기적 연결이 취약하여 신뢰성이 나쁘다.
본 발명은 전기적인 연결 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제 2기판; 및 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어를 포함한다.
상기 제2기판은 상기 제1기판의 가장자리를 따라 배치된다.
상기 제2기판은 바(Bar) 형상으로 상기 제1기판의 상면 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된다.
상기 제2기판은 상기 제1기판의 가장자리를 따라 적어도 2개가 단속적으로 배치된다.
상기 홈은 상기 반도체 모듈의 일측 측면 및 상기 일측 측면에 대향하는 타측 측면에 배치된다.
상기 홈은 상기 반도체 모듈의 측면을 따라 적어도 2개가 병렬 배치된다.
상기 연결부재는 솔더를 포함한다.
본 발명은 스택되는 반도체 칩의 측면에 홈을 형성하고, 상기 홈의 표면 배치된 연결부재를 통하여 상기 홈 내에 배치되는 금속와이어를 전기적 및 물리적으로 부착함으로써 반도체 패키지의 전기적 및 물리적 연결 신뢰성을 향상시킬 수 있다.
또한, 금속와이어를 매개로 반도체 칩들을 전기적으로 연결함에 따라 반도체 칩들의 정렬 정확도를 높일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈; 상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판; 상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제2기판; 및 상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어를 포함한다.
이하에서는, 본 발명의 실시예에 따른 반도체 제조용 장치를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 2는 본 발명에 따른 반도체 칩을 도시한 사시도이며, 도 3은 본 발명에 따른 반도체 모듈을 도시한 사시도이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지(100)는 반도체 칩(110)들이 스택된 반도체 칩 모듈(120), 반도체 칩 모듈(120)이 실장되는 제1기판(130) 및 제1기판(130) 상에 배치되는 제2기판(150)을 포함한다.
반도체 칩(110)은, 도 2에 도시된 바와 같이, 예를 들어, 사각형 형상을 가 지며, 상면(111)에 본딩 패드(112)들이 구비되고, 상면(111)과 만나는 일측 측면(113)에 측면(113)의 표면으로부터 형성된 홈(H)들이 구비된다.
홈(H)들은, 예를 들어, 금속와이어가 홈(H) 내에 배치될 수 있는 직경을 갖는 반원의 형상을 가지며, 다각형의 형상을 가질 수 있다.
홈(H)들은 반도체 칩(110)의 일측면 및 일측면과 대향하는 타측면에 배치되거나, 사각형 형상을 갖는 반도체 칩(110)의 측면(113) 모두에 배치되고, 반도체 칩(110)의 측면(113)들에 본딩 패드(112)들과 대응하는 적어도 2개 이상이 병렬 구조로 상호 이격되게 배치된다.
홈(H)들과 대응하는 본딩 패드(112)들 사이에는 연결배선(114)이 구비되고, 연결배선(114)은, 바람직하게, 재배선의 형태를 가지며, 각 홈(H)들의 표면으로 노출되게 형성된다.
도 3에 도시된 바와 같이, 반도체 칩 모듈(120)은 상기 도 2에 도시된 적어도 둘 이상의 반도체 칩(110)들이 접착부재(미도시)를 매개로 상호 스택되어 이루어진다. 스택된 각 반도체 칩(110)들에 구비된 홈(H)들은 각각 수직적으로 대응하는 동일한 위치에 배치된다. 상기 접착부재는 반도체 칩 모듈(120)을 구성하는 각 반도체 칩(110)들과 동일한 형태로 개재될 수 있으며, 반도체 칩(110)보다 작은 면적을 갖게 개재될 수 있다.
스택된 각 반도체 칩(110)들의 홈(H)들의 표면에는 수직적으로 대응하는 홈들(H)들을 상호 전기적으로 연결시킴과 아울러 이격되게 측면(113)에 배치된 이웃한 홈(H)들과 전기적으로 분리되게 솔더를 포함하는 연결부재(130)가 배치된다.
접착부재(170)를 매개로 스택된 반도체 칩(110)들을 포함하는 반도체 칩 모듈(120)은, 도 1에 도시된 바와 같이, 제1접속 패드(142)들이 구비된 제1기판(140)의 상면(141) 상에 실장된다. 제1접속 패드(142)들은 반도체 칩 모듈(120)의 측면(113)에 배치된 대응하는 홈(H)들과 수직적으로 동일한 위치에 배치된다.
제1기판(140)의 상면(141) 가장자리 상부에는 제1기판(140)의 가장자리를 따라, 즉, 제1접속 패드(142)들의 주변을 따라, 상면(151)에 제2접속 패드(152)를 갖는 제2기판(150)이 배치된다.
제2기판(150)은 제1기판(140)의 상면(141) 상에 제1기판(140)의 가장자리를 따라 배치된다. 바람직하게, 제2기판(150)은 바(Bar) 형상으로 제1기판(140)의 상면(141) 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된다. 또한, 제2기판(150)은 제1기판(140)의 가장자리를 따라 적어도 2개가 단속적으로 배치될 수 있다.
제2접속패드(152)는 반도체 칩 모듈(120)에 구비된 홈(H) 또는 제1접속 패드(142)들과 대응하는 수로 제2기판(150)에 구비된다.
제1기판(140)과 반도체 칩 모듈(120)은 제1기판(140)의 제1접속 패드(142)들과 제2기판(150)의 제2접속 패드(152)들 사이에 구비된 금속와이어(160)들에 의해 전기적으로 연결된다. 즉, 제1기판(140)의 제1접속 패드(142)들과 제2기판(150)의 제2접속 패드(152)들 사이에 구비된 금속와이어(160)들은 각각 대응하는 홈(H)들 내에 배치되게 형성되고, 리플로우(Reflow) 공정에 의해 홈(H)들 내에 배치된 연결 부재(130)와 부착되며, 이에 따라, 제1기판(140)과 반도체 칩 모듈(120)은 전기적 으로 연결된다.
이에 따라, 연결 부재(130)와 더불어 금속와이어(160)를 이용하여 반도체 칩 모듈(120)을 구성하는 각 반도체 칩(110)들 사이 및 반도체 칩 모듈(120)과 제1기판(140) 사이에 전기적인 연결을 형성함으로써 반도체 패키지의 전기적인 연결 신뢰성을 향상시킬 수 있다.
제2기판(150)의 제2접속 패드(152)는 제1기판(140)과 전기적인 신호의 교환이 이루어지는 패드가 아닌 전기적으로 절연된 더미 패드이며, 제2기판(150)은 제1기판(140) 및 반도체 칩 모듈(120)과 전기적인 신호 교환이 이루어지지 않는다.
제1기판(140)의 하면(143)에는 볼랜드 패턴(144)들이 구비되며, 도시하지는 않았지만, 제1기판(140)의 상면에는 반도체 칩 모듈(120), 제2기판(150) 및 금속와이어(160)들을 덮는 봉지부가 구비되며, 볼랜드 패턴(144)들에는 솔더볼과 같은 외부접속단자가 부착된다.
이상에서와 같이, 본 발명은 스택되는 반도체 칩의 측면에 홈을 형성하고, 상기 홈의 표면 배치된 연결부재를 통하여 상기 홈 내에 배치되는 금속와이어를 전기적 및 물리적으로 부착함으로써 반도체 패키지의 전기적 및 물리적 연결 신뢰성을 향상시킬 수 있다.
또한, 금속와이어를 매개로 반도체 칩들을 전기적으로 연결함에 따라 반도체 칩들의 정렬 정확도를 높일 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명에 따른 반도체 칩을 도시한 사시도.
도 3은 본 발명에 따른 반도체 모듈을 도시한 사시도.

Claims (7)

  1. 상면에 형성된 본딩 패드와, 상기 상면과 만나는 일측 측면의 표면으로부터 형성된 홈 및 상기 홈의 표면에 배치되며 상기 본딩 패드와 접속된 연결부재를 갖는 적어도 둘 이상의 반도체 칩들이 스택된 반도체 칩 모듈;
    상기 반도체 칩 모듈이 실장되며, 상기 홈과 대응하는 부분에 구비된 제1접속패드를 갖는 제1기판;
    상기 제1기판 상에 배치되며, 제2접속패드를 갖는 제2기판; 및
    상기 제1접속패드, 상기 제2접속패드 및 상기 연결부재를 접속하는 금속와이어;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2기판은 상기 제1기판의 가장자리를 따라 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2기판은 바(Bar) 형상으로 상기 제1기판의 상면 일측 가장자리 및 상기 일측 가장자리와 대향하는 타측 가장자리에 각각 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2기판은 상기 제1기판의 가장자리를 따라 적어도 2개가 단속적으로 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 홈은 상기 반도체 모듈의 일측 측면 및 상기 일측 측면에 대향하는 타측 측면에 배치된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 홈은 상기 반도체 모듈의 측면을 따라 적어도 2개가 병렬 배치된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020080099246A 2008-10-09 2008-10-09 반도체 패키지 KR20100040151A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080099246A KR20100040151A (ko) 2008-10-09 2008-10-09 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080099246A KR20100040151A (ko) 2008-10-09 2008-10-09 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20100040151A true KR20100040151A (ko) 2010-04-19

Family

ID=42216346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080099246A KR20100040151A (ko) 2008-10-09 2008-10-09 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20100040151A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019156732A1 (en) * 2018-02-07 2019-08-15 Micron Technology, Inc. Semiconductor assemblies using edge stacking and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019156732A1 (en) * 2018-02-07 2019-08-15 Micron Technology, Inc. Semiconductor assemblies using edge stacking and method of manufacturing the same
US10453820B2 (en) 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10867964B2 (en) 2018-02-07 2020-12-15 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US11955457B2 (en) 2018-02-07 2024-04-09 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same

Similar Documents

Publication Publication Date Title
US7402911B2 (en) Multi-chip device and method for producing a multi-chip device
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
KR20040014156A (ko) 반도체장치
KR101207882B1 (ko) 패키지 모듈
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
KR20090113679A (ko) 스택 패키지
KR101219086B1 (ko) 패키지 모듈
KR20100040151A (ko) 반도체 패키지
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR100900240B1 (ko) 스택 패키지 및 그의 제조 방법
KR20100050976A (ko) 반도체 패키지 및 그의 제조 방법
KR20110012675A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
US8441129B2 (en) Semiconductor device
KR100876896B1 (ko) 적층 반도체 패키지
KR20110050028A (ko) 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR20110107117A (ko) 반도체 패키지
KR101207883B1 (ko) 패키지 모듈
KR20100050981A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
KR20100068650A (ko) 반도체 적층 패키지
KR20110105158A (ko) 반도체 칩 모듈 및 이를 이용한 반도체 패키지
KR20090116365A (ko) 스택 패키지
KR20060074091A (ko) 칩 스택 패키지
KR101096457B1 (ko) 멀티 패키지
KR20080020386A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid