KR100890716B1 - 반도체 부품을 제조하는 방법 및 그 반도체 부품 - Google Patents

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Abstract

반도체 부품을 제조하는 방법은 기판(110)위에 제 1 커패시터 전극(126)을 형성하는 단계와, 제 1 커패시터 전극(126)위에 커패시터 유전층(226)을 형성하는 단계와, 커패시터 유전층(226)위에 제 2 커패시터 전극(326)을 형성하는 단계를 포함한다. 커패시터 유전층(226)은 알루미늄으로 이루어진다.
Figure R1020037004848
커패시터 전극, 커패시터 유전층, 상호접속층

Description

반도체 부품을 제조하는 방법 및 그 반도체 부품{Method of manufacturing a semiconductor component and semiconductor component thereof}
본 발명은 일반적으로 전자장치들에 관한 것으로서, 특히 반도체 부품들을 제조하는 방법들 및 그 반도체 부품들에 관한 것이다.
고주파, 고전류 커패시터들은 종종 단일 반도체 칩상에서 다른 회로와 결합되거나 집적된다. 이들 집적된 고주파, 고전류 커패시터들은 디지털 셀룰러 전화들, 셀룰러 전화 기지국들 및 무선 주파수 전력 증폭기들에서의 응용들에서 필요하다. 집적 회로내의 이들 커패시터들은 상부 및 하부 커패시터 전극들사이에 위치된 커패시터 유전층으로 이루어진다.
집적 회로내의 상호접속의 제 1 또는 하부 층은 통상 "금속 1" 층이라 칭한다. 금속 1 층의 부분은 흔히 하부 커패시터 전극으로서 이용된다. 그러나, 집적된 커패시터의 상부 전극은 다음의 상호접속층 또는 "금속 2" 층으로부터 형성되지 않는다. 대신에, 별개의 금속층이 상부 커패시터 전극을 제공하도록 형성된다. 이러한 부가적인 금속층은 집적 회로를 위한 제조 공정의 비용 및 복잡성을 증가시킨다. 하부 커패시터 전극은 알루미늄, 구리, 금 등으로 이루어질 수 있고, 상부 커패시터 전극은 알루미늄, 구리, 금 등으로 이루어질 수 있다.
유전층은 금속 1 및 금속 2 층들사이에 형성된다. 그러나, 이 층간 유전체는 커패시터 유전층으로서 이용되지 않는다. 대신에, 적어도 하나의 별개의 유전층이 커패시터 유전층을 제공하도록 형성된다. 부가적인 유전층은 제조 공정의 비용 및 복잡성을 더 증가시킨다. 커패시터 유전층은 실리콘 질화물 또는 실리콘 이산화물과 같은 산화물, 테트라-에틸-오소-실리케이트(Tetra-Ethyl-Ortho-Silicate)(TEOS) , 또는 탄탈륨 산화물로 이루어질 수 있다. 커패시터 유전층은 또한 실리콘 질화물층과 하나 이상의 산화물 층들의 조합으로 이루어질 수 있다.
상부 커패시터 전극을 형성하는데 이용되는 특정 공정의 예는 상부 커패시터 전극을 정의하도록 포토레지스트 리프트-오프 공정을 이용하는 것을 포함한다. 이러한 리프트-오프 공정은 제한된 두께를 갖는 상부 커패시터 전극의 문제를 겪는다. 상부 커패시터 전극의 두께는 집적된 커패시터가 고전류 응용들과 호환 가능하게 하기 위해 증가되어야 한다. 따라서, 도금 공정(plating process)이 상부 커패시터 전극의 두께를 증가시키기 위해 종종 부가된다. 도금 공정은 부가적인 포토레지스트 마스크의 이용을 요구한다. 그러므로, 이러한 상부 커패시터 전극 형성 공정은 두개의 포토레지스트 마스크들의 이용을 요구하는데, 도금 공정을 위한 것과 리프트-오프 공정을 위한 것이다. 이들 두개의 부가적 포토레지스트 마스크들은 제조 공정의 비용 및 복잡성을 증가시킨다.
상부 커패시터 전극을 형성하는데 이용되는 제 2 공정의 예는 집적된 커패시터가 비어(via)내에 형성되는 비어 에칭 공정을 이용하는 단계를 포함한다. 비어는 하부 커패시터 전극위에 위치된 두꺼운 유전층으로 형성 또는 에칭된다. 비어를 위한 에칭 공정은 유전층의 큰 두께때문에 시간-소모적이며 복잡하다. 제 1 포토레지스트 마스크는 두꺼운 유전층내에 비어를 정의하는데 요구된다. 다음으로, 커패시터 유전층은 비어내에 형성되고, 그 다음에 상부 커패시터 전극이 도금 공정을 이용하여 형성된다. 제 2 포토레지스트 마스크는 도금된 상부 커패시터 전극을 정의하는데 요구된다. 그러므로, 이러한 상부 커패시터 전극 형성 공정 또한 두개의 부가적인 포토레지스트 마스크들을 요구하며, 이것은 제조 공정의 비용과 복잡성을 증가시킨다. 이러한 상부 커패시터 전극 형성 공정의 부가적 문제는 상부 및 하부 커패시터 전극들 사이의 바람직하지 않은 전기적 단락(shorting)을 포함한다. 이러한 전기적 단락은 비어내의 커패시터 유전층의 열악한 스텝 커브리지(step coverage)로 인해 비어내에서 발생한다.
따라서, 단일 반도체 칩상의 부가적 회로와 결합된 고주파, 고전류 커패시터를 갖는 반도체 부품을 제조하는 방법 및 그 반도체 부품에 관한 필요성이 존재한다. 집적된 커패시터의 부가는 집적 회로의 제조 공정의 비용 또는 복잡성을 현저히 증가시키지 않아야 한다.
본 발명은 첨부된 도면들과 연결되어 취해진 다음의 상세한 설명을 읽으면 더 잘 이해될 것이다.
도 1은 본 발명의 실시예에 따른 반도체 부품의 일부분의 단면.
도 2는 본 발명의 실시예에 따른 후속 제조 단계들 이후의 반도체 부품의 일 부분의 단면도.
도 3은 본 발명의 실시예에 따른 제조 공정에서의 부가적 단계들 이후의 반도체 부품의 일부분의 단면도.
도 4는 본 발명의 실시예에 따른 제조 공정에서의 다른 단계들 이후의 반도체 부품의 일부분의 단면도.
도 5는 본 발명의 실시예에 따른 반도체 부품을 제조하는 방법의 흐름도.
도 6, 도 7 및 도 8은 도 5의 방법의 상세한 부분들의 흐름도들.
예시의 간단함과 명료성을 위해, 도면들은 구성의 일반적 방식을 예시하며, 잘 알려진 특징들 및 기술들의 설명들 및 상세한 부분들은 본 발명을 불필요하게 불명료하게 하는 것을 피하기 위해 생략된다. 부가적으로, 도면들내의 요소들은 반드시 일정한 비율로 그려진 것은 아니며, 상이한 도면들내의 동일한 참조번호들은 동일한 요소들을 표시한다.
또한, 설명 및 청구항들에서 제 1, 제 2, 제 3, 제 4 등의 용어들은 유사한 요소들간을 구별하는데 사용되며, 반드시 순차적 또는 시간적 순서를 서술하기 위한 것은 아니다. 그렇게 이용된 용어들은 적합한 상황들에서 변경 가능하며 본 명세서에 서술된 본 발명의 실시예들은 본 명세서에 설명되거나 예시된 다른 순서들로 동작할 수 있다는 것이 또한 이해된다.
또한, 설명 및 청구항들에서의 앞, 뒤, 상부, 하부, 위에, 아래에 등과 같은 용어들은 서술적인 목적들을 위해 이용되며, 반드시 상대적인 위치들을 서술하기 위한 것은 아니다. 그렇게 이용된 용어들은 적합한 상황들에서 변경 가능하며 본 명세서에 서술된 본 발명의 실시예들은 본 명세서에 서술되거나 예시된 다른 형태들로 동작할 수 있다는 것이 이해된다.
도 1은 반도체 부품의 일부분의 단면도를 예시한다. 바람직한 실시예에서, 반도체 부품은 다른 고전류, 고주파 반도체 디바이스들과 단일 칩상에 집적되는 호환가능한 고전류, 고주파 금속-절연체-금속(MIM) 커패시터를 포함한다. 하기에 더 상세히 설명하는 바와 같이, 반도체 부품은 기판, 기판 위에 위치된 제 1 커패시터 전극, 제 1 커패시터 전극위에 위치되며 알루미늄으로 구성된 커패시터 유전층, 및 커패시터 유전층위에 위치된 제 2 커패시터 전극을 포함한다. 커패시터를 제조하는 방법은 예컨대 이종접합 바이폴라 트랜지스터들(HBTs: Heterojunction Bipolar Transistors)과 같은 다른 고전류, 고주파 반도체 디바이스들을 위한 제조 공정들과 호환가능하다. 반도체 부품내의 제 1 및 제 2 상호접속 층들의 부분들은 집적된 커패시터내에서 각각 하부 및 상부 커패시터 전극들로서 작용한다. 제 1 및 제 2 상호접속층들 사이에 위치된 층간 유전체의 부분은 집적된 커패시터내에서 커패시터 유전층으로서 작용한다.
도 1에서, 반도체 부품(100)은 기판(110)을 포함하도록 예시된다. 기판(110)은 반도체 물질로 구성된다. 적합한 반도체 물질들의 예들은 예컨대 실리콘, 인듐 인화물(indum phosphide), 실리콘 탄화물(silicon carbide), 실리콘 게르마늄 등을 포함한다. 그러나, 바람직한 실시예에서, 기판(110)은 갈륨 비소화합물로 구성된다. 기판(110)은 또한 에피택셜 반도체 층들, 다결정 반도체 층들, 유전층들 등을 포함한다. 적합한 유전층들의 예들은 실리콘 이산화물, 실리콘 질화물, TEOS, 및 알루미늄 질화물을 포함하지만 이에 한정되지는 않는다.
복수의 반도체 디바이스들(120)은 기판(110)내에 적어도 부분적으로 형성된다. 디바이스들(120)은 기판(110)에 의해 지지된다. 디바이스들(120)은 많은 상이한 잘 알려진 구조들과 물리적 실시예들을 가질 수 있다. 예로서, 디바이스들(120)은 바이폴라 트랜지스터들, 금속-산화물-반도체 전계 효과 트랜지스터들(MOSFET들), 접합 전계 효과 트랜지스터들(JFET들) 등을 포함할 수 있다. 그러므로, 도 1의 디바이스들(120)의 도시된 구조들은 단지 부품(100)내의 다른 구조들에 대해 디바이스들(120)의 위치들을 식별할 목적을 위한 것이다. 예컨대, 전기적 절연 터브들 (tubs)과 같은 흔히 알려진 특징들은 도 1의 기판(110)에 예시되지 않는다.
다음으로, 유전층(130)이 기판(110)과 디바이스들(120)위에 증착된다. 층(130)은 층(130)위에 이후에 형성된 상호접속층으로부터 기판(110)과 디바이스들 (120)의 일부분들을 전기적으로 절연한다. 층(130)은 예컨대 실리콘 질화물, 실리콘 이산화물, TEOS, 알루미늄 질화물 등과 같은 유전 물질 층의 적어도 하나를 포함한다. 층(130)은 또한 그와 같은 유전 물질들의 층들의 조합을 포함한다. 층(130)을 증착하는 적합한 기술들이 이 기술 분야에 잘 알려져 있다.
증착된 후에, 층(130)은 층(130)내에 비어들(135)을 형성하도록 패터닝된다. 비어들(135)을 형성하는데 이용된 적합한 에칭액들(etchants)은 이 기술 분야에서 잘 알려져 있다. 상호 접속층은 그후에 각각의 디바이스들(120)을 서로 전기적으로 연결시키고 외부 부품들에 연결시키기 위해 비어들(135)내에 그리고 유전층(130)위 에 형성된다.
다음으로, 복합 상호접속층(composite interconnect layer)(140)이 층(130), 디바이스들(120), 및 기판(110) 위에 형성되고, 비어들(135)내에 형성된다. 상호접속층(140)의 부분은 부품(100)내의 집적된 커패시터(125)를 위한 하부 커패시터 전극(126)을 형성하는데 이용된다. 상호접속층(140)의 다른 부분들은 반도체 디바이스들(120)을 서로 전기적으로 연결시키는데 이용된다. 상호접속층(140)은 전기 도전층들(141 및 142)로 구성되고, 전기 도전층(142)은 전기 도전성 서브-층들(143 및 144)로 구성된다.
먼저, 전기 도전층(141)이 유전층(130)위와 비어들(135)내에 증착된다. 바람직한 실시예에서, 층(141)은 대략 100 내지 200 나노미터인 두께로 스퍼터링 공정을 이용하여 증착된다. 층(141)은 대안적으로 예컨대 증발 공정 (evaporation process)을 이용하여 증착될 수 있다. 또한, 바람직한 실시예에서, 층(141)은 티타늄과 같은 확산 배리어 물질(diffusion barrier material)로 구성된다. 층(141)은 예컨대 텅스텐, 티타늄 텅스텐 등과 같은 다른 확산 배리어 물질들로 대안적으로 구성될 수 있다. 또한, 바람직한 실시예에서, 층(141)은 유전층 (130)위에 직접 증착된다.
다음으로, 전기 도전층(142)이 전기 도전층(141)위에 증착된다. 층(142)은 층(141)의 배리어 물질의 고유저항(resistivity)보다 더 낮은 고유저항을 갖는 전기 도전성 물질로 구성된다. 바람직한 실시예에서, 층(142)은 금으로 구성된다. 다른 실시예들에서, 층(142)은 예컨대 알루미늄 및/또는 구리와 같은 다른 낮은 고유저항의 전기 도전 물질들로 구성될 수 있다. 그러나, 금은 알루미늄, 구리 또는 알루미늄 구리보다 낮은 고유저항을 가지며, 고전류 응용들과 고주파 응용들에 더 적합하다. 또한, 바람직한 실시예에서, 전기 도전층(142)의 금은 전기 도전층(141)위에 직접 형성된다.
바람직한 실시예에서, 층(142)은 대략 100 내지 200 나노미터의 두께로 전기 도전성 서브-층(143)을 먼저 스퍼터 증착함으로써 증착된다. 서브-층(143)은 전기 도전층(142)의 전기 도전성 서브-층(144)을 도금하기 위한 시드 층(seed layer)으로서 작용한다. 서브-층(143)을 스퍼터 증착한 이후에, 포토레지스트 마스크(145)가 서브-층(143)위에 형성된다. 마스크(145)는 도금 영역들을 정의하도록 서브-층(143)의 부분들을 노출시킨다. 서브-층(144)은 대략 1 내지 2 마이크로미터의 두께로 도금되는 것이 바람직하다.
대안적인 실시예에서, 전기 도전층(142)은 증발 또는 스퍼터링과 같은 기술들을 이용하여 단일 단계에서 증착될 수 있다. 그러나, 바람직한 도금 공정은 고전류 응용들에 적합한 큰 두께로 층(142)을 더 용이하게 형성할 수 있다.
다음으로, 전기 도전층들(142 및 141)이 순차적으로 패터닝된다. 먼저, 포토레지스트 마스크(145)가 층(142)의 서브-층(143)의 부분들을 노출시키도록 제거되거나 또는 벗겨진다. 다음으로, 서브-층(143)의 노출된 부분들은 전기 도전층(141)의 부분들을 노출시키도록 도금해제된다(de-plated). 다음으로, 층(141)의 노출된 부분들은 바람직하게는 메틸 트리플루오라이드(CHF3) 및 황 헥사플루오라이드(SF6)로 구성되는 건식 에칭액(dry etchant)를 이용하여 제거되거나 에칭된다.
도 2는 전기적 도전층들(142 및 141)을 패터닝한 이후의 그리고 또한 제조 공정에서의 부가적 처리 단계들 이후의 부품(100)의 일부분의 단면도를 예시한다. 층간 유전체 또는 복합 유전층(250)이 상호접속층(140), 유전층(130), 디바이스들 (120), 및 기판(110)위에 형성된다. 층(250)의 일부분은 집적된 커패시터(125)를 위한 커패시터 유전층(226)을 형성하는데 이용된다. 층(250)은 바람직하게는 알루미늄 및 비정질 구조로 구성하고, 층(250)은 유전층들(251, 252, 및 253)을 포함한다.
먼저, 복합 유전층(250)의 유전층(251)은 상호접속층(140)과 유전층(130)위에 형성된다. 바람직한 실시예에서, 층(251)은 유전 물질로 구성되고, 높은 밀도를 가지며, 실질적으로 알루미늄이 없다. 예로서, 층(251)은 실리콘 질화물로 구성될 수 있다. 층(251)은 또한 실리콘 이산화물, TEOS 등으로 구성될 수 있지만, 이들 물질들은 실리콘 질화물보다 더 낮은 유전 상수들을 가진다. 더 낮은 유전 상수들은 커패시터(125)의 단위 면적당 커패시턴스 값을 감소시킨다.
바람직한 실시예에서, 층(251)은 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 공정을 이용하여 대략 30 내지 50 나노미터의 두께로 증착된다. PECVD 공정은 바람직하게는 대략 1.98 내지 2.02인 굴절율을 갖도록 층(251)을 증착한다. 다른 공정들이 층(251)을 증착하는데 대안적으로 이용될 수 있지만, 이들 공정들은 바람직한 범위 밖의 굴절율을 갖는 층(251)을 증착할 수 있다. 또한, 이들 다른 공정들은 덜 일치되는 층(251)을 증착할 수도 있으며, 이것은 스텝 커브리지 문제들을 발생시킬 수 있다. 또한, 바람직한 실시예에서, 층(251)은 유전층(130)과 상호접속층(140)의 전기적 도전층(142)에 직접 증착된다.
유전층(251)을 형성한 이후에, 기판(110)의 뒷면은 전기 도전층(142)의 서브-층(144)의 도금 동안 기판(110)의 뒷면에 도금되었을 수 있는 임의의 금을 제거하도록 선택적으로 에칭될 수 있다. 층(251)은 이러한 에칭 공정중에 기판의 앞면 위에 전기적인 복합 상호접속층(140)을 보호하도록 에칭 마스크로서 작용한다. 예로서, 요오드화 칼륨(potassium iodide)으로 구성된 습식 에칭액은 기판 (110)의 뒷면에서의 바람직하지 않은 금 잔여물을 제거하는데 이용될 수 있다.
다음으로, 유전층(252)은 유전층(251)위에 형성된다. 층(252)은 에칭 스톱 (etch stop)으로서 작용하며, 바람직하게는 알루미늄을 갖는 유전물질로 구성된다. 예로서, 층(252)은 알루미늄 질화물로 구성될 수 있다. 대안적인 실시예에서, 층(252)은 알루미늄 산화물로 구성될 수 있다. 유전층(251 및 253)들의 혼합물에 따라서, 또한 배리어 물질로 구성된 후에 형성된 전기적 도전층을 에칭하는데 사용되는 에칭 화합물에 따라서, 다른 유전 화합물들이 층(252)으로 사용 가능하다.
바람직한 실시예에서, 유전층(252)은 반응성 스퍼터링 공정을 이용하여 대략 20 내지 40 나노미터의 두께로 증착된다. 또한 바람직한 실시예에서, 층(252)은 유전층(251)위에 직접 증착된다. 알루미늄 질화물로 구성될 때, 층(252)은 결정질 알루미늄 질화물을 에칭하는 어려움으로 인해 결정질 구조를 갖도록 증착되지 않는것이 바람직하다. 알루미늄 질화물로 구성될 때, 층(252)은 또한 낮은 핀 홀 밀도(pin hole density)를 갖도록 증착되는 것이 바람직하다. 반응성 스퍼터링 공정의 온도는 층(252)의 핀 홀 밀도에 크게 영향을 주지 않는다. 이들 특성들을 가진, 층(252)의 알루미늄 질화물은 묽은 염기성 용액으로 용이하게 에칭될 수 있다.
유전층(251)은 전기 도전층(142)으로부터 유전층(252)을 분리한다. 층 (251)은 층(142)의 금으로부터 이격되게 층(252)의 알루미늄을 유지한다. 알루미늄은 매우 부식성이 강하며, 금과 화학적으로 반응하여 바람직하지 않은 상호작용들을 생성한다.
그 다음에, 유전층(253)은 유전층(252)위에 형성된다. 층(253)은 유전물질로 구성되고 바람직하게는 알루미늄이 없다. 바람직한 실시예에서, 층(253)은 층(251)과 동일한 유전 물질로 구성된다. 대안적인 실시예에서, 층(253)은 층(251)과 상이한 유전 물질로 구성될 수 있다. 바람직한 실시예에서, 층(253)은 층(251)에 대해 앞서 설명된 것과 동일한 기술을 이용하여 형성 또는 증착된다. 대안적인 실시예에서, 층(253)은 상이한 기술을 이용하여 형성 또는 증착된다. 또한 바람직한 실시예에서, 층(253)은 층(251)과 동일한 두께를 가지지만, 대안적인 실시예에서 층(253)은 층(251)의 것보다 두껍거나 또는 얇은 두께를 가질 수 있다. 또한 바람직한 실시예에서, 층(253)은 층(251)의 것과 유사한 굴절율을 가지지만, 대안적인 실시예에서, 층(253)은 층(251)의 것보다 크거나 또는 적은 굴절율을 가질 수 있다. 유전층들(251 및 253)사이의 이들 유사성들은 반도체 부품(100)에 대한 제조 공정을 간단하게 한다.
복합 유전층(250)의 증착 이후에, 층(250)은 패터닝된다. 포토레지스트 마스크(254)는 층(250)에 비어(255)를 정의하도록 층(250)위에 형성된다. 예컨대, CHF3 또는 SF6와 같은 건식 에칭액는 층(253)으로 비어(255)를 에칭하는데 이용될 수 있다. 그 다음에, 묽은 암모늄 수화물(ammonium hydroxide)로 구성된 습식 에칭액이 뒤따르는 플루오르화 수소 산(hydrofluoric acid)으로 구성된 습식 에칭액은 층(252)으로 비어(255)를 에칭하는데 이용될 수 있다. 다음으로, 층(253)으로 비어(255)를 에칭하는데 이용된 동일한 에칭액이 제조 공정을 간단히 하기 위해 층(251)으로 비어(255)를 에칭하는데 또한 이용될 수 있다. 층(250)에서의 비어 (255)의 형성 이후에, 포토레지스트 마스크(254)이 제거되거나 벗겨진다.
유전층(253)은 포토레지스트 마스크(254)로부터 유전층(252)을 분리한다. 층(253)은 포토레지스트 마스크(254)를 형성하는데 이용된 현상액으로부터 이격되게 층(252)의 알루미늄 질화물을 유지한다. 현상액은 알루미늄 질화물을 에칭한다. 유전층(253)을 이용하는 다른 이유는 층(250)에 대한 포토레지스트 마스크(254)의 부착을 개선하는 것이다. 포토레지스트는 알루미늄 질화물에 잘 부착되지 않는다.
도 3은 제조 공정에서 부가적 공정 단계들 이후에 반도체 부품(100)의 일부분의 단면도를 예시한다. 도 3은 복합 유전층(250)위의 복합 상호접속층(360)의 형성을 예시한다. 바람직한 실시예에서, 복합 상호접속층(360)은 복합 유전층(250)위에 직접 증착된다. 상호접속층(360)의 일부분은 부품(100)에서 집적된 커패시터 (125)를 위한 상부 커패시터 전극(326)을 형성하는데 이용된다. 상호접속층(360)의 다른 부분들은 반도체 디바이스들(120)을 서로 연결하고 외부 부품들에 연결한다. 상호접속층(360)은 전기 도전층들(361 및 362)로 구성되고, 전기 도전층 (362)은 전기 도전성 서브-층들(363 및 364)로 구성된다.
상호접속층(360)을 형성하는 방법은 바람직하게는 반도체 부품(100)에 대한 제조 공정을 간단히 하도록 상호접속층(140)을 형성하는 방법과 유사하다. 따라서, 상호접속층(360)의 성분은 바람직하게는 상호접속층(140)의 성분과 유사하다. 예컨대, 상호접속층(360)의 전기 도전층(361)은 바람직하게는 상호접속층(140)의 전기 도전층(141)의 것과 동일한 스퍼터링된 배리어 물질로 구성된다. 유사하게, 상호접속층(360)의 전기 도전층(362)은 바람직하게는 상호접속층(140)의 전기 도전층(142)과 동일한 스퍼터링되고 도금된 전기 도전성 서브-층들로 구성된다. 포토레지스트 마스크(365)는 전기 도전층(362)의 도금된 부분들, 즉 전기 도전성 서브-층(364)을 정의하는데 이용된다. 바람직한 실시예에서, 층(361)은 층(141)과 동일한 두께를 갖지만, 층(362)의 두께는 바람직하게는 상호접속층(360)이 상부 상호접속층이고 전력 버스로서 작용할 때 층(142)의 것보다 두껍다. 예로서, 층(362)은 대략 2 내지 3 마이크로미터의 두께를 가질 수 있다.
바람직한 실시예에서, 전기 도전층(361)은 전기 도전층(362)과 유전층(253)을 분리한다. 층(362)의 금은 층(253)의 실리콘 질화물과 잘 부착되지 않는다. 따라서, 확산 배리어로서 작용하는 것 외에, 층(361)의 티타늄은 또한 층들(362 및 253)간의 부착제로서 작용한다.
복합 상호접속층(360)을 증착한 후에, 층(360)은 패터닝된다. 층(360)을 위 한 패터닝 공정은 바람직하게는 상호접속층(140)을 패터닝하는데 이용된 공정과 유사하다. 이러한 유사성은 반도체 부품(100)을 위한 제조 공정은 더 간단하게 한다. 따라서, 포토레지스트 마스크(365)가 제거되고, 전기 도전성 서브-층(363)의 노출된 부분들이 도금해제되고, 그 다음에 전기 도전층(361)의 노출된 부분들이 에칭된다.
전기 도전층(361)의 에칭은 바람직하게는 층(361)의 노출된 부분들 모두가 임의의 바람직하지 않은 전기적 단락을 방지하고 임의의 누설 전류량을 감소시키기 위해 제거되는 것을 보장하도록 확장된다. 이러한 확장된 에칭 또는 오버-에칭(over etching)은 유전층(253)의 노출된 부분들을 에칭, 패터닝, 또는 제거할 것이다. 층(361)의 오버-에칭과 유전층(253)의 패터닝동안, 유전층(252)은 층(252) 아래에 있는 유전층(251)을 보호하도록 에칭 스톱으로서 작용한다. 유전층(252)은 복합 유전층(250)의 노출된 부분들의 완전한 제거를 방지한다. 유전층(252)은 또한 층(252) 아래에 있는 디바이스들(120)을 보호한다. 오버-에칭 공정이후에 남아있는 유전층(251)의 부분들은 상호접속층(140)의 노출을 방지하고, 상호접속층(140)을 이후에 증착되는 상호접속층(도 3에 도시되지 않음)으로부터 전기적으로 절연시킨다.
도 4는 오버-에칭 공정이후와 또한 제조 공정의 부가적 처리 단계들 이후의 부품(100)의 일부분의 단면도를 예시한다. 유전층(470)은 복합 상호접속층(360)과 복합 유전층(250) 위에 형성된다. 바람직한 실시예에서, 층(470)은 층들(360 및 250)위에 직접 증착된다. 증착된 이후에, 층(470)은 패터닝 또는 에칭된다.
유전층(470)은 유전 물질로 구성된다. 부품(100)의 다중-층 금속화(Multi-Layer Metallization)(MLM) 시스템 또는 상호접속 방식이 단지 두개의 층들을 포함하는 실시예에서, 층(470)은 패시베이션 층으로서 작용한다. 부품(100)의 MLM 시스템이 두개 이상의 층들을 포함하는 상이한 실시예에서, 층(470)은 층들(470 및 360)위에 이후에 형성된 다른 상호접속층(도 4에 도시되지 않음)으로부터 상호접속층(360)을 분리하는 층간 유전체로서 작용한다.
도 5는 도 1 내지 도 4에서의 부품(100)과 같은 반도체 부품을 제조하는 방법의 흐름도(500)를 예시한다. 흐름도(500)내의 단계(510)에서, 복수의 반도체 디바이스들이 기판에 의해 지지되도록 형성된다. 그 다음에, 흐름도(500)내의 단계 (520)에서, 유전층은 기판과 반도체 디바이스들 위에 위치되도록 형성된다. 유전층이 패터닝될 수 있다.
다음에, 흐름도(500)내의 단계(530)에서, 제 1 커패시터 전극은 기판위에 위치되도록 형성된다. 단계(530)는 MLM 시스템에서 제 1 금속층을 동시에 형성할 수 있다. 그후에, 흐름도(500)내의 단계(540)에서, 커패시터 유전층이 제 1 커패시터 전극위에 위치되도록 형성된다. 커패시터 유전층은 알루미늄으로 구성된다. 단계(540)는 MLM 시스템내의 인접한 금속 층들사이에 층간 유전체를 동시에 형성할 수 있다. 층간 유전체는 패터닝될 수 있다.
단계(550)에서 흐름도(500)를 계속하면, 제 2 커패시터 전극이 커패시터 유전층위에 위치되도록 형성된다. 단계(550)는 MLM 시스템에서 제 2 금속층을 동시에 형성할 수 있다. 그 다음에, 흐름도(500)내의 단계(560)에서, 유전층이 제 2 커패시터 전극위에 위치되도록 형성된다.
도 6, 도 7, 및 도 8은 도 5의 방법의 상세한 일부분들의 흐름도들을 예시한다. 도 6에서, 도 5의 흐름도(500)내의 단계(530)의 상세부들이 설명된다. 도 6의 단계 (621)에서, 제 1 금속층이 기판위에 위치되도록 형성된다. 그 다음에, 도 6의 단계(622)에서, 제 2 금속층이 제 1 금속층위에 위치되도록 형성된다. 다음에, 도 6의 단계(623)에서, 제 1 및 제 2 금속층들이 패터닝된다.
도 7에서, 도 5의 흐름도(500)내의 단계(540)의 상세부들이 설명된다. 도 7의 단계(731)에서, 제 1 유전층은 제 1 커패시터 전극위에 위치되도록 형성된다. 제 1 유전층은 실질적으로 알루미늄이 없다. 그 다음에, 도 7의 단계(732)에서, 제 2 유전층은 제 1 유전층위에 위치되도록 형성된다. 제 2 유전층은 알루미늄으로 구성된다. 다음에, 도 7의 단계(733)에서, 제 3 유전층이 제 3 유전층위에 위치되도록 형성된다. 제 3 유전층은 실질적으로 알루미늄이 없다.
도 8에서, 도 5의 흐름도(500)내의 단계(550)의 상세부들이 설명된다. 도 8의 단계(851)에서, 제 3 금속층이 커패시터 유전층위에 위치되도록 형성된다. 그 다음에, 도 8의 단계(852)에서, 제 4 금속층이 제 3 금속층 위에 위치되도록 형성된다. 다음에, 도 8의 단계(853)에서, 제 3 및 제 4 금속층들이 패터닝된다. 단계(853)동안, 커패시터 유전층내의 제 4 유전층이 또한 패터닝되고, 커패시터 유전층내의 제 3 유전층이 커패시터 유전층의 아래에 있는 제 2 유전층을 보호하도록 에칭 스톱으로서 작용한다.
반도체 부품들은 도 1 내지 도 8에 설명된 방법을 이용하여 제조된다. 반도체 부품들내의 고전류, 고주파 커패시터들은 다른 제조 방법들을 이용하여 제조된 커패시터들에 비해 어떤 현저한 양의 분산, 항복전압의 저하, 또는 누설전류도 나타내지 않는다. 대략 1 MHz의 동작 주파수에서, 본 명세서에 서술된 방법을 이용하여 제조된 커패시터들은 대략 600 내지 700(pF/mm2)의 평균 정전용량을 가질 수 있다. 본 명세서에 서술된 방법을 이용하여 제조된 커패시터들은 또한 낮은 누설 전류를 가질 수 있으며, 대략 12 볼트의 바이어스 전압에서 대략 3 ×10-10 내지 4 ×10-10(A/mm2)의 평균값을 가지며, 대략 26 볼트의 바이어스 전압에서 대략 1 ×10-8 내지 2 ×10-8(A/mm2)의 평균값을 가진다.
그러므로, 반도체 부품을 제조하는 개선된 방법과 그 부품이 종래 기술의 단점을 극복하기 위해 제공된다. 상기 반도체 부품을 제조하는 방법은 하부 커패시터 전극이 반도체 부품의 상호접속층과 동시에 형성되고, 상부 커패시터 전극이 부품의 다른 상호접속층과 동시에 형성되고, 및 커패시터 유전층은 두개의 상호접속층들 사이에 위치된 층간 유전체와 동시에 형성되므로 간단하고 저비용이다. 커패시터 유전층내의 알루미늄 질화물 층의 이용은 층간 유전체과 아래에 있는 모든 반도체 디바이스들을 보호하고 유지한다. 상기 반도체 부품은 고전류 및 고주파 응용들과 호환가능하다.
본 발명은 특정 실시예들을 참조하여 서술되었지만, 다양한 변화들이 본 발명의 사상 또는 범위를 벗어나지 않고서 이루어질 수 있다는 것이 당업자에 의해 이해될 것이다. 예를 들면, 예컨대 유전체와 전기 도전층들의 성분들 및 두께와 같은 본 명세서에 서술된 많은 상세한 부분들은 본 발명의 이해를 돕기 위해 제공된 것이며, 본 발명의 범위를 제한하기 위해 제공된 것이 아니다. 또한, 도 1의 유전층(130)과 도 4의 유전층(470)은 도 2의 층(250)과 유사한 복합 유전층들로 수정될 수 있다. 또한, 도 1의 상호접속층(140)과 도 4의 상호접속층(360)은 단일 금속층으로 각각 구성될 수 있다. 또한, 원하는 최종 구조에 따라, 부가적인 유전체 및/또는 금속 층들이 도 1 내지 도 4에 예시된 유전체와 금속층들사이에 배치될 수 있다. 예로서, 도 4의 상호접속층(360)은 에어브릿지 구조 (airbridge structure)일 수 있다. 따라서, 본 발명의 실시예들의 개시된 내용은 본 발명의 범위를 예시하도록 의도된 것이며, 제한하도록 의도된 것이 아니다. 본 발명의 범위는 첨부된 청구항들에 의해 요구되는 한도에 의해서만 제한될 것이다.

Claims (5)

  1. 반도체 부품을 제조하는 방법으로서,
    알루미늄으로 구성된 제 1 유전층을 기판위에 형성하는 단계와,
    실질적으로 알루미늄이 없는 제 2 유전층을 상기 제 1 유전층위에 형성하는 단계와,
    제 1 전기 도전층을 상기 제 2 유전층위에 형성하는 단계와,
    상기 제 1 전기 도전층을 에칭하는 단계와,
    상기 제 1 유전층의 적어도 일부분을 노출하도록 상기 제 2 유전층을 에칭하는 단계를 포함하며, 상기 제 2 유전층을 에칭하는 단계는 상기 제 1 전기 도전층을 에칭하기 시작한 이후에 시작되는, 반도체 부품 제조 방법.
  2. 반도체 부품을 제조하는 방법으로서,
    제 1 커패시터 전극을 기판위에 형성하는 단계와,
    알루미늄으로 구성된 커패시터 유전층을 상기 제 1 커패시터 전극위에 형성하는 단계와,
    제 2 커패시터 전극을 상기 커패시터 유전층위에 형성하는 단계를 포함하며,
    상기 제 1 커패시터 전극은 디바이스와 전기적으로 연결된 제 1 상호접속층과 동시에 형성되고, 상기 제 2 커패시터 전극은 디바이스와 전기적으로 연결된 제 2 상호접속층과 동시에 형성되는, 반도체 부품 제조 방법.
  3. 반도체 부품을 제조하는 방법으로서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판위에 제 1 유전층을 증착하는 단계와,
    상기 제 1 유전층을 패터닝하는 단계와,
    상기 제 1 유전층을 패터닝한 후에, 상기 제 1 유전층위에 제 1 금속층을 증착하는 단계와,
    상기 제 1 금속층위에 제 2 금속층을 증착하는 단계와,
    상기 제 2 금속층을 증착한 후에, 상기 제 1 및 제 2 금속층들을 패터닝하는 단계와,
    상기 제 1 및 제 2 금속층들을 패터닝한 후에, 제 2 유전층을 상기 제 2 금속층위에 증착하는 단계와,
    제 3 유전층을 상기 제 2 유전층위에 증착하는 단계와,
    제 4 유전층을 상기 제 3 유전층위에 증착하는 단계와,
    제 3 금속층을 상기 제 4 유전층위에 증착하는 단계와,
    제 4 금속층을 상기 제 3 금속층위에 증착하는 단계와,
    상기 제 4 금속층을 증착한 후에, 상기 제 3 및 제 4 금속층들을 패터닝하는 단계와,
    상기 제 4 금속층을 패터닝한 후에, 상기 제 4 유전층을 패터닝하는 단계를 포함하는, 반도체 부품 제조 방법.
  4. 삭제
  5. 삭제
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AU (1) AU2002213012A1 (ko)
WO (1) WO2002029865A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7622322B2 (en) * 2001-03-23 2009-11-24 Cornell Research Foundation, Inc. Method of forming an AlN coated heterojunction field effect transistor
US6693017B1 (en) * 2003-04-04 2004-02-17 Infineon Technologies Ag MIMcap top plate pull-back
US6847273B2 (en) * 2003-04-25 2005-01-25 Cyntec Co., Ltd. Miniaturized multi-layer coplanar wave guide low pass filter
KR100549951B1 (ko) * 2004-01-09 2006-02-07 삼성전자주식회사 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법
US7956400B2 (en) * 2006-06-15 2011-06-07 Freescale Semiconductor, Inc. MIM capacitor integration
KR100968800B1 (ko) * 2006-07-12 2010-07-08 가부시끼가이샤 도시바 고주파용 반도체 장치
CN102148186B (zh) * 2010-02-09 2013-05-01 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN102148188B (zh) * 2010-02-09 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN102148185B (zh) * 2010-02-09 2013-05-01 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US8962443B2 (en) * 2011-01-31 2015-02-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor device having an airbridge and method of fabricating the same
CN106298655A (zh) * 2015-05-11 2017-01-04 北大方正集团有限公司 金属氧化物功率器件的制备方法及功率器件
US10658455B2 (en) 2017-09-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal insulator metal capacitor structure having high capacitance
US10707180B2 (en) * 2018-04-23 2020-07-07 Nxp Usa, Inc. Impedance matching circuit for RF devices and method therefor
JP7389429B2 (ja) * 2019-10-21 2023-11-30 株式会社テクノ菱和 プラズマ殺菌水生成装置
US20220208755A1 (en) * 2020-12-30 2022-06-30 Texas Instruments Incorporated Fring capacitor, integrated circuit and manufacturing process for the fringe capacitor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781404A (en) * 1993-03-31 1998-07-14 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
KR19990080413A (ko) * 1998-04-16 1999-11-05 윤종용 배리어층 측벽에 산소 차단 스페이서가 형성된고유전율 커패시터 및 그 제조방법
KR20000001619A (ko) * 1998-06-12 2000-01-15 윤종용 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법
KR20000007802A (ko) * 1998-07-07 2000-02-07 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000007467A (ko) * 1998-07-03 2000-02-07 윤종용 반도체장치의 커패시터 제조방법
KR20000051048A (ko) * 1999-01-18 2000-08-16 윤종용 전극의 경사가 개선된 커패시터 형성방법
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1920684A1 (de) * 1969-04-23 1970-11-05 Siemens Ag Verfahren zum Herstellen von Aluminium-Aluminiumoxid-Metall-Kondensatoren in integrierten Schaltungen
JPS5745968A (en) * 1980-08-29 1982-03-16 Ibm Capacitor with double dielectric unit
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell
JPH0354828A (ja) * 1989-07-24 1991-03-08 Oki Electric Ind Co Ltd 半導体装置の複合導電層、複合導電層を用いたキャパシタおよび複合導電層の穴開け方法
JP3120867B2 (ja) * 1990-05-31 2000-12-25 キヤノン株式会社 静電容量素子を含む半導体装置およびその製造方法
JPH04250626A (ja) * 1991-01-28 1992-09-07 Matsushita Electric Ind Co Ltd 多層配線装置
JPH04294575A (ja) * 1991-03-23 1992-10-19 Nec Eng Ltd 高周波半導体集積回路
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
JP3180404B2 (ja) * 1992-01-10 2001-06-25 ソニー株式会社 容量素子の形成方法
US5674771A (en) * 1992-04-20 1997-10-07 Nippon Telegraph And Telephone Corporation Capacitor and method of manufacturing the same
JPH05304251A (ja) * 1992-04-27 1993-11-16 Fujitsu Ltd 半導体装置
JP2842770B2 (ja) * 1993-09-29 1999-01-06 日鉄セミコンダクター株式会社 半導体集積回路およびその製造方法
US5652176A (en) 1995-02-24 1997-07-29 Motorola, Inc. Method for providing trench isolation and borderless contact
US5534462A (en) 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5525542A (en) 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating
JP2828135B2 (ja) * 1995-10-05 1998-11-25 日本電気株式会社 Ｍｉｍキャパシタとその製造方法
JPH09127551A (ja) * 1995-10-31 1997-05-16 Sharp Corp 半導体装置およびアクティブマトリクス基板
JPH09232517A (ja) * 1996-02-21 1997-09-05 Sanyo Electric Co Ltd 誘電体素子及び誘電体素子の製造方法
JPH1022457A (ja) 1996-07-03 1998-01-23 Mitsubishi Electric Corp 容量装置及び半導体装置並びにそれらの製造方法
JP3731277B2 (ja) * 1997-03-04 2006-01-05 ソニー株式会社 半導体集積回路装置
KR100269306B1 (ko) * 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
US6184074B1 (en) * 1997-12-17 2001-02-06 Texas Instruments Incorporated Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
KR100275727B1 (ko) * 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
JP2000003991A (ja) * 1998-06-15 2000-01-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000031387A (ja) * 1998-07-14 2000-01-28 Fuji Electric Co Ltd 誘電体薄膜コンデンサの製造方法
KR100324591B1 (ko) * 1998-12-24 2002-04-17 박종섭 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법
KR100289739B1 (ko) * 1999-04-21 2001-05-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781404A (en) * 1993-03-31 1998-07-14 Texas Instruments Incorporated Electrode interface for high-dielectric-constant materials
KR19990080413A (ko) * 1998-04-16 1999-11-05 윤종용 배리어층 측벽에 산소 차단 스페이서가 형성된고유전율 커패시터 및 그 제조방법
KR20000001619A (ko) * 1998-06-12 2000-01-15 윤종용 굴곡형 컨테이너 형상의 하부전극을 갖는 반도체장치의 커패시터 및 그 제조방법
KR20000007467A (ko) * 1998-07-03 2000-02-07 윤종용 반도체장치의 커패시터 제조방법
KR20000007802A (ko) * 1998-07-07 2000-02-07 윤종용 반도체장치의 커패시터 및 그 제조방법
KR20000051048A (ko) * 1999-01-18 2000-08-16 윤종용 전극의 경사가 개선된 커패시터 형성방법
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법

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