JP3731277B2

JP3731277B2 - 半導体集積回路装置

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Publication number: JP3731277B2
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Authority: JP
Inventors: 伸一和田
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Priority date: 1997-03-04
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Publication date: 2006-01-05
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に少なくとも電界効果トランジスタ（以下ＦＥＴという）とキャパシタとを回路素子として有する例えばモノリシック・マイクロ波集積回路（以下ＭＭＩＣという）に適用して好適な半導体集積回路装置に関わる。
【０００２】
【従来の技術】
従来、能動素子としてのＦＥＴと、受動素子のキャパシタとを回路素子として有するＭＭＩＣ、すなわち高周波用ＩＣにおいては、図７にその概略断面図を示すように、半絶縁性のＧａＡｓ基板１上にＦＥＴ３を形成して後、キャパシタ４の形成がなされる。
図７におけるＦＥＴは、接合ゲート型構成とされていて、この場合は、基板１の１主面に臨んでｎ型のソースないしはドレイン（以下ソース／ドレインと記す）領域５が形成され、両者間に低不純物濃度のチャネル形成領域６が形成され、これの上にｐ型のゲート領域５ｇが形成される。ゲート領域５ｇ上には、基板１の表面に形成された表面絶縁層８に開口した電極窓を通じてゲート電極７ｇがオーミックに被着される。またソース／ドレイン領域５上には、同様に表面絶縁層８に開口した各電極窓を通じてそれぞれソース／ドレイン電極７がオーミックに被着される。
【０００３】
そして、これら電極を一旦覆って第１の層間絶縁層９が形成され、これの所定部例えばゲート電極７ｇおよびソース／ドレイン各電極７上にそれぞれ開口されたコンタクト窓を通じてコンタクトされた第１の配線層１０が形成される。そして、この第１の配線層１０の形成と同時に、すなわちこの第１の配線層１０と同一導電層によって、キャパシタ形成部において、第１の層間絶縁層９上に第１のキャパシタ電極１１が形成される。
【０００４】
更に、第１の配線層１０および第１のキャパシタ電極１１を覆って第２の層間絶縁層１２が形成され、これの所定部に開口されたコンタクト窓を通じて、例えば一方のソース／ドレイン電極７にコンタクトされた第２の配線層１３が形成される。そして、この第２の配線層１３の形成と同時に、すなわちこの第２の配線層１３と同一導電層によって、第２の層間絶縁層１２を介して第１のキャパシタ電極１１と対向する第２のキャパシタ電極１４が形成される。このようにして、第１および第２のキャパシタ電極１１および１４と、これら電極間に介在された第２の層間絶縁層を誘電体層１５とするＭＩＭ（金属−絶縁層−金属）構造によるキャパシタ４が形成される。
【０００５】
この構成および方法によって形成されたキャパシタ４は、第１および第２のキャパシタ電極１１および１５によって形成される単層構造のキャパシタとなる。ところで、ＭＭＩＣの半導体チップ内におけるキャパシタの占める面積はかなり大きいものであり、ＭＭＩＣの縮小化の上でキャパシタの占める面積はできるだけ小さくしたい。つまり、キャパシタの単位面積当たりの容量をできるだけ大きくしたい。
【０００６】
このようにキャパシタの単位面積当たりの容量を大きくする方法は、
(i) キャパシタ電極間に介在させる誘電体層の厚さを薄くする。
(ii)誘電体層を、高誘電率材料例えばＢＳＴ（ＢａＳｒＴｉＯ）等によって構成する。
が考えられる。しかしながら、(i) の構成によるときは、電極間の耐圧の問題が生じる。また、(ii)の構成によるときは、この誘電体が層間絶縁層によって構成されることから、層間絶縁層としての機能の問題、プロセス上の問題がある。
【０００７】
このような問題を解決する構成として、図８にそのキャパシタ部のみの断面図を示す構造のキャパシタの提案がなされている（例えば特開昭６０−２８２６０号公報、特開昭６１−２３９６６１号公報、特開昭６３−１０８７６３号公報参照）。このキャパシタは、半絶縁性半導体基板２１の１主面に臨んで高濃度に不純物を導入してなる低比抵抗の半導体領域２２によって第１のキャパシタ電極を形成し、これに対向して基板表面に形成された絶縁層ないしは（および）層間絶縁層による絶縁層２３上に、低比抵抗多結晶シリコン層による第１の配線層２４を形成してこれにより第２のキャパシタ電極２５を形成するとともに、同様の第１の配線層２４によって絶縁層２３に開口したコンタクト窓を通じて第１のキャパシタ電極となる半導体領域２２にコンタクトする電極導出部２６を形成し、この電極導出部２６と、第２のキャパシタ電極の一部を露呈させて層間絶縁層２７を形成し、この層間絶縁層２７を介して第２のキャパシタ電極２５と対向して金属層による第３のキャパシタ電極２８を電極導出部２６にコンタクトして形成する。そして、この金属層によって同時に第２のキャパシタ電極２５にコンタクトする外部導出端子２９を形成する。
【０００８】
この構成によるキャパシタ４は、低比抵抗半導体領域２２による第１のキャパシタ電極と、低比抵抗多結晶シリコン層による第２のキャパシタ電極２５との間に形成される第１の静電容量と、第２および第３のキャパシタ電極２５および２８との間に形成される第２の静電容量とが積層され、これらが並列に接続された大容量のキャパシタが構成されるものである。
【０００９】
この構成によるキャパシタは、その第１の静電容量の構成部が、いわゆるＭＩＳ（金属−絶縁層−半導体）構造によることから、絶縁層２３と半導体基体２１との界面にキャリア空乏層が発生し、これがバイアス電圧に応じて変動することによって不安定な寄生容量がキャパシタ４に存在してキャパシタ全体の容量値が変動するという不都合が生じる。
【００１０】
また、このＭＩＳ構造のキャパシタ４を構成する半導体領域２２においては、不純物をイオン注入、拡散等によって高濃度に導入して低比抵抗化をはかるものであるが、このような不純物導入による低比抵抗化には制限があり、その比抵抗は、金属に比して格段に高いことから、高周波特性を低下させることになる。
【００１１】
上述した諸問題から、ＭＭＩＣのような高周波例えば１〜３ＧＨｚの準マイクロ波帯およびそれ以上の周波数帯を扱うＩＣにおいては、ＭＩＳ構造を導入したキャパシタは不適当でなる。
【００１２】
一方、図９にその概略断面図を示すように、ＦＥＴ３として、そのゲート部がショットキー障壁５ｓによって形成されたいわゆるＭＥＳ−ＦＥＴが用いられたＭＭＩＣにおいて、金属層によるソース／ドレイン電極７の形成と同時にキャパシタ４の形成部の半絶縁性基板１上に第１のキャパシタ電極４１を形成し、第１の配線層１０によって第２のキャパシタ電極１４を形成し、更に第２の配線層１３によって第３の電極３０を形成するようにした構造の提案がなされた（例えば特開昭５−２２６５８２号公報参照）。図９において、図１と対応する部分には同一符号を付して重複説明を省略するが、この図９の構成においては、第１のキャパシタ電極４１にオーミックにコンタクトされた導出端子３１を形成し、これに第３のキャパシタ電極３０をオーミックにコンタクトする構成とされる。
【００１３】
この構成においても、第１〜第３の電極間にそれぞれ静電容量が形成され、これらが並列に接続された構成が採られることから、占有面積が小で大容量のキャパシタを構成することができる。
【００１４】
しかしながら、ＧａＡｓ基板１に対するオーミック電極例えばソース／ドレイン電極７として一般的に用いられている金属は、ＡｕＧｅ−（Ｗ）−Ｎｉ−（Ａｕ）（括弧内のＷ、Ａｕは省略可）を順次形成した金属層によるものであり、したがって、図９の構造におけるキャパシタの第１の電極４１も同様の金属層による。このため、後に行われる熱処理（アロイ処理）によってこの電極材料と、ＧａＡｓとが反応し、その表面モホロジーが悪化する。そして、キャパシタの静電耐圧は、この表面平坦性に大きく影響されることから、キャパシタの電極４１をこのオーミック電極と兼用させることは、静電耐圧、信頼性の上から望ましくない。
【００１５】
【発明が解決しようとする課題】
本発明は、上述した諸問題に鑑み、高い静電耐圧を有し、信頼性が高く、製造工程数の増大化を回避してコストの低減化をはかることができる半導体集積回路装置を提供する。
【００１６】
更に、本発明にいおては、大容量のキャパシタを小なる占有面積をもって形成することができるようにして、半導体集積回路装置の縮小化をはかることができるようにする。
【００１７】
【課題を解決するための手段】
本発明による半導体集積回路装置は、共通の半導体基板に、少なくとも電界効果トランジスタとキャパシタとを含む回路素子が形成される半導体集積回路装置であって、上記キャパシタは、上記半導体基板上に形成された表面絶縁層上に形成された、第１のキャパシタ電極と、第１の誘電体層と、第２のキャパシタ電極とが積層されて構成された第１の静電容量と、上記第２のキャパシタ電極上に、第２の誘電体層と、第３のキャパシタ電極とが順次積層されて構成された第２の静電容量とが並列接続されて成り、上記第１のキャパシタ電極が、上記電界効果トランジスタのゲート電極と同一成膜工程で形成された同一材料の導電層によって構成され、上記第１の誘電体層が、第１の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、上記第２のキャパシタ電極が、上記電界効果トランジスタの電極にコンタクトされ上記第１の層間絶縁層上に延在形成される第１の配線層と同一成膜工程で形成された同一材料の導電層によって構成され、上記第２の誘電体層が、第２の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、上記第２のキャパシタ電極が、上記層間絶縁層上に延在して形成される第２の配線層と同一成膜工程で形成された同一材料の導電層によって構成されたことを特徴とする。
【００１８】
上述の本発明構成によれば、そのキャパシタの最下層の電極、すなわち第１のキャパシタ電極を、半導体基板に対するオーミック電極によって構成せずに、ゲート電極と同一導電層によって形成したことによって、前述したモホロジーの低下の問題を解決できる。
【００１９】
更に、ＦＥＴのゲート電極と第１のキャパシタ電極とが同一導電層によって形成され、第１の層間絶縁層によって第１のキャパシタ電極上に第１の誘電体層が形成され、第１の配線層と第２のキャパシタ電極とが同一導電層によって形成された構成として、キャパシタの各層を、ＦＥＴによる集積回路の各部と同一層によって構成したことから、このキャパシタを形成するための特別の工程をとることが回避され、この半導体集積回路装置を製造する場合において、その工程数を増加することがなく、量産的にしたがって、コストの低減化をはかることができる。
【００２０】
また、本発明構成によれば、キャパシタの最下層の第１のキャパシタ電極を、ＦＥＴのゲート電極と同一導電層すなわち同一工程によって形成できるので、このキャパシタ電極を、半導体基板に直接的に形成する必要がなく、例えば半導体基板表面に形成する表面絶縁層ないしは層間絶縁層上に形成することができることによって、この電極材料の組成によってその表面性を悪化して静電耐圧を低下させる不都合を回避でき、信頼性の高いキャパシタしたがって、半導体集積回路を構成することができる。
【００２１】
【発明の実施の形態】
本発明による半導体集積回路装置の実施の形態を説明する。
図１は、本発明による少なくともＦＥＴ５１と、キャパシタ５２とを有する半導体集積回路の一例の要部の概略断面図を示す。
【００２２】
この例においては、共通の半絶縁性の例えばＧａＡｓ半導体基板５０に、少なくともｎチャネル型のＦＥＴ５１とキャパシタ５２とを含む回路素子が形成される半導体集積回路装置において、ＦＥＴ５１のゲート電極５３とキャパシタ５２の第１のキャパシタ電極５４とを同一導電層５５によって形成し、第１の層間絶縁層５６によって第１のキャパシタ電極５４上に第１の誘電体層５７を形成し、第１の配線層５８と第２のキャパシタ電極５９とを同一導電層６０によって形成する。
これら第１および第２の各キャパシタ電極５４および５９は、第１の誘電体層５７を介して対向するように形成して両者間に第１の静電容量を形成する。
【００２３】
また、第２のキャパシタ電極５９上に第２の層間絶縁層６１による第２の誘電体層６２を形成し、第２の配線層６３と第３のキャパシタ電極６４とを同一導電層６５によって形成する。
これら第２および第３の各キャパシタ電極５９および６４は、第２の誘電体層６２を介して対向するように形成して両者間に第２の静電容量を形成する。
【００２４】
そして、上述の構成による第１および第２の静電容量を並列に接続した構成とする。
【００２５】
次にこの構成による半導体集積回路の理解を更に容易にするために、図２〜図６の各工程図を参照してその製造方法の一例と共に詳細に説明する。
先ず図１Ａに示すように、ノンドープすなわち半絶縁性のＧａＡｓによる半導体基板５０を用意し、その一主面に、最終的に得るＦＥＴ５１のソース領域ないしはドレイン（ソース／ドレイン）領域となる領域６５を、ｎ型不純物の例えばＳｉ⁺のイオン注入によって選択的に高不純物濃度のｎ型領域として形成し、これら領域６５間に例えば同様のＳｉ⁺イオンのイオン注入によって、低不純物濃度のｎ型のチャネル形成領域６７を形成する。
【００２６】
図２Ｂに示すように、半導体基板５０の主面に、例えばＳｉ₃Ｎ₄による表面絶縁層６８を被着形成し、そのチャネル形成領域６７上に一部に、開口６８Ｗを形成し、この開口６８Ｗを通じてＺｎ等のｐ型の不純物を例えば拡散によって導入してゲート領域６９を形成する。イオン注入、拡散等によって所要の間隔を保持して形成する。
【００２７】
図２Ｃに示すように、開口６８Ｗを通じてゲート領域６９上にゲート電極５３をオーミックに被着形成すると同時にキャパシタの形成部に第１のキャパシタ電極５４を形成する。これらゲート電極５３および第１のキャパシタ電極５４の形成は、例えば下層から順次例えばＴｉ、ＰｔおよびＡｕの各金属層を順次をそれぞれ例えばスパッタリングしてなる、あるいはＴｉおよびＡｕの各金属層を順次スパッタリングしてなる導電層５５を形成し、これをフォトリソグラフィによるパターンエッチングによってそれぞれ所要のパターンに同時にすなわち同一工程で、同一導電層５５によって形成する。
【００２８】
図３Ｄに示すように、全面的にＳｉ₃Ｎ₄等の第１の層間絶縁層５６を形成する。
次に、この第１の層間絶縁層５６とこれの下の表面絶縁層６８を貫通して、ソース／ドレイン領域６６上に電極窓の穿設を行い、これら電極窓を通じてソース／ドレイン電極の形成を行う。これがために、例えば先ず図３Ｅに示すように、第１の層間絶縁層５６上に、フォトレジスト層７０をスピンコーティングによって形成し、これにパターン露光および現像を行って各ソース／ドレイン領域６６上に開口７０Ｗを穿設する。
【００２９】
図４Ｆに示すように、フォトレジスト層７０をエッチングマスクとして、その開口７０Ｗを通じて、それぞれＳｉ₃Ｎ₄よりなる第１の層間絶縁層５６と、表面絶縁層６８に対して例えばＲＩＥ（反応性イオンエッチング）による異方性エッチングを行って、開口７０Ｗに対応する開口７１Ｗを形成する。
【００３０】
更に、フォトレジスト層７０をエッチングマスクとして、開口７０Ｗを通じて図４Ｇに示すように、第１の層間絶縁層５６と、表面絶縁層６８に対して例えば化学的エッチングによる等方性エッチングによるサイドエッチングを行って、開口７１Ｗの側面をエッチングして、開口７０Ｗより幅広の開口７１Ｗを形成して、開口７１Ｗ上に開口７１の内縁より突出するひさし（庇）７０Ａを形成する。
【００３１】
この状態で、図５Ｈに示すように、フォトレジスト層７０をマスクに、その上方からソース／ドレイン領域６６に対する電極材料層７２、例えばＡｕＧｅおよびＮｉ層をスパッタリング等にによって被着する。このようにすると、この電極材料層７２は、開口７０Ｗを通じて、ソース／ドレイン領域６６にオーミックにコンタクトされたソース／ドレイン電極７３が形成される。このとき、フォトレジスト層７０の開口７０Ｗ下にひさし７０Ａが形成されていることによって、これら電極７３と、フォトレジスト層７０に被着形成された電極材料層７２とは、分離されて形成することができる。
【００３２】
図５Ｉに示すように、フォトレジスト層７０を除去する。このようにすると、ソース／ドレイン領域６６上の電極７３と、フォトレジスト層７０に被着された電極材料７２とは前述したように分離されて形成されていることから、電極７３のみを残してフォトレジスト層７０上の電極材料７２は、フォトレジスト層７０とともに除去、すなわちリフトオフされる。
このようにして、電極７３の形成を行って後に、全面的にＳｉ₃Ｎ₄による第１の層間絶縁層５６を被着形成し、これに、フォトリソグラフィによるパターンエッチングを行って、第１のキャパシタ電極５４の一端部上と、例えばソース／ドレイン電極７３上と、ゲート電極５３上とにそれぞれコンタクト窓を穿設する。その後、これらコンタクト窓を通じて外部に露呈した第１のキャパシタ電極５４上と、ソース／ドレイン電極７３上と、ゲート電極５３上とに、それぞれオーミックにコンタクトして、全面的に例えばＴｉ、ＰｔおよびＡｕの各金属層を順次をそれぞれ例えばスパッタリングしてなる、あるいはＴｉおよびＡｕの各金属層を順次スパッタリングしてなる導電層６０を形成する。
【００３３】
図６Ｊに示すように、導電層６０に対し、フォトリソグラフィを用いたパターンエッチングを行って、導電層６０によって第１のキャパシタ電極５４の一端部にコンタクト導電層７４を形成すると同時に、第１のキャパシタ電極５４の大部分と対向する位置に第２のキャパシタ電極５９を形成し、さらに同時に、同様の導電層６０によってソース／ドレイン電極７３上や、ゲート電極５３上とに、それぞれ所要のパターンの第１の配線層５８を形成する。このようにすると、第１のキャパシタ電極５４と第２のキャパシタ電極５９との間に介在する第１の層間絶縁層５６の一部を第１の誘電体層５７とする第１の静電容量Ｃ₁が形成される。
その後、全面的に例えばＳｉ₃Ｎ₄よりなる第２の層間絶縁層６１を被着形成する。
【００３４】
図６Ｋに示すように、第２の層間絶縁層６１に対してフォトリソグラフィを用いたパターンエッチングを行って、コンタクト導電層７４上と、第２の配線層にコンタクトすべき例えば一方のソース／ドレイン電極７３上とにコンタクト窓を穿設し、更にこれらコンタクト窓を含んで全面的にフォトレジスト層７５を形成し、これにパターン露光、現像処理を行って、第２の層間絶縁層６１に形成したコンタクト窓上と、さらに、第２のキャパシタ電極５９の上方部とにそれぞれ開口７５Ｗを穿設する。その後、全面的に導電層６５を、例えばＴｉ、ＰｔおよびＡｕもしくはＴｉおよびＡｕの各金属層を順次スパッタリングして形成する。
【００３５】
その後、導電層６５に対しフォトリソグラフィを用いたパターンエッチングを行って、図１に示すように、例えば一方のソース／ドレイン電極７３上の第１の配線層５８上に第２の配線層６３を形成するとともに、第２のキャパシタ電極５９と対向して第３のキャパシタ電極６４をコンタクト導電層７４にコンタクトしてすなわち第２のキャパシタ電極５９と電気的に接続して形成する。このようにすると、第２のキャパシタ電極５９と第３のキャパシタ電極６４との間に第２の層間絶縁層６１よりなる第２の誘電体層６２が介在されてなる第２の静電容量Ｃ₂ が形成される。
そして、上述の第１の静電容量Ｃ₁と、第２の静電容量Ｃ₂ とが並列接続されたことによって大容量化されたキャパシタ５２が形成される。
【００３６】
その後、フォトレジスト層７５を除去する。このようにすると、フォトレジスト層７５が存在していたことによって、第３のキャパシタ電極６４は、第１および第２のキャパシタ電極５４および５９の縁部より内側に形成することができることから、この縁部における不安定で耐圧の低下を生じ易い部分においては、キャパシタ５２が形成されることがないようにすることできる。
【００３７】
このようにして、図１の本発明による半導体集積回路装置を構成できる。そして、この構成による半導体集積回路装置によれば、第１、第２および第３のキャパシタ電極５４、５９および６４がほぼ同一位置で積層された、すなわち占有面積の拡大化を生じることなく、第１および第２の第２の静電容量Ｃ₁およびＣ₂ が並列接続されて大容量化されたキャパシタ５２が形成される。
【００３８】
そして、このように、本発明装置においては、第１〜第３のキャパシタ電極をそれぞれ誘電体層を介して積層した多層構造によるにもかかわらず、これら電極および誘電体層は、すべて、半導体集積回路装置を構成するＦＥＴ５１を構成するゲート電極、第１および第２の配線層、第１および第２の層間絶縁層と同一層によって構成したことによって、この半導体集積回路装置の製造において、特段の工程を必要とせず、工程数の増加を来すことなく、大容量、小占有面積のキャパシタを形成できるものである。
【００３９】
また、上述の構成において、５２のキャパシタ電極を、ＴｉとＰｔとＡｕとの電極構成もしくはＴｉとＡｕとの導電層によって構成するときは表面性にすぐれた、すなわち信頼性の高い、静電耐圧にすぐれたキャパシタを構成することができる。
【００４０】
尚、図示の例では、それぞれ１つのＦＥＴ５１とキャパシタ５２とを代表的に示したものであるが、これら各１つのＦＥＴ５１とキャパシタ５２とにのみ構成するに限られるものではなく、それぞれ複数、さらにこれらとともに他の回路素子が形成される半導体集積回路装置等に本発明を適用できることは言うまでもない。
また、上述した例においては、ＦＥＴ５１が、ｎチャネル型の接合型ＦＥＴより構成した場合であるが、ｐチャネル型の同様のＦＥＴ、ショットキー接合型の各導電型チャネルのＦＥＴいわゆるＭＥＳ−ＦＥＴや、ＨＥＭＴ（高電子移動度トランジスタ）等の電界効果トランジスタとすることもできるなど、図１〜図６で説明した半導体集積回路に限定されるものではないことも言うまでもない。
【００４１】
【発明の効果】
上述したように、本発明による半導体集積回路装置によれば、そのキャパシタの最下層の電極、すなわち第１のキャパシタ電極を、電界効果トランジスタの半導体基板に対するオーミック電極によって構成せずに、ゲート電極と同一導電層によって形成したことによって、前述したモホロジーの低下の問題を解決でき、静電耐圧が改善され、信頼性の高いキャパシタ、したがって半導体集積回路を構成できる。
【００４２】
また、このキャパシタを、電界効果トランジスタのゲート電極と同一導電層によって第１のキャパシタ電極を形成し、第１の層間絶縁層によって第１のキャパシタ電極上の第１の誘電体層を形成し、更に、第２のキャパシタ電極を第１の配線層と同一導電層によって形成する構成としたことから、本発明による半導体集積回路装置によれば、その製造において製造工程数の増大化が回避される。
【００４３】
そして、更に、第２のキャパシタ電極上に、第２の層間絶縁層による第２の誘電体層とし、これの上に第２の配線層を構成する導電層によって第３のキャパシタ電極を構成することによって、第１および第２のキャパシタ電極間に第１の静電容量Ｃ₁を形成し、第２および第３のキャパシタ電極間に第２の静電容量Ｃ₂ を積層構造を採って形成し、これら静電容量Ｃ₁およびＣ₂ を並列に接続した構成とすることによって、小なる占有面積をもって、大容量のキャパシタを構成できることから、全体の小型化がはかられた、特性にすぐれたＭＭＩＣを構成することができる。
【００４４】
そして、上述したようにその製造においては、工程数の増加を回避できることから量産的に、したがって、コスト高の招来を回避できる。
【図面の簡単な説明】
【図１】本発明による半導体集回路装置の一例の概略断面図である。
【図２】本発明装置の製造方法の一例の工程図（その１）である。
Ａ〜Ｃは、その各工程における断面図である。
【図３】本発明装置の製造方法の一例の工程図（その２）である。
ＤおよびＥは、その各工程における断面図である。
【図４】本発明装置の製造方法の一例の工程図（その３）である。ＦおよびＧは、その各工程における断面図である。
【図５】本発明装置の製造方法の一例の工程図（その４）である。
ＨおよびＩは、その各工程における断面図である。
【図６】本発明装置の製造方法の一例の工程図（その５）である。
ＪおよびＫは、その各工程における断面図である。
【図７】従来の半導体集積回路装置の一例の断面図である。
【図８】従来の半導体集積回路装置の他の一例の断面図である。
【図９】従来の半導体集積回路装置の他の一例の断面図である。
【符号の説明】
５０半導体基板、５１電界効果トランジスタＦＥＴ、５２キャパシタ、５３ゲート電極、５４第１のキャパシタ電極、５５導電層、５６第１の層間絶縁層、５７第１の誘電体層、５８第１の配線層、５９第２のキャパシタ電極、６０導電層、６１第２の層間絶縁層、６２第２の誘電体層、６３第２の配線層、６４第３のキャパシタ電極、６５導電層、６６ソース／ドレイン領域、６７チャネル形成領域、６８表面絶縁層、６９ゲート領域、７０フォトレジスト層、７０Ｗ，７１Ｗ開口、７２電極材料層、７３ソース／ドレイン電極、７４コンタクト導電層、７５フォトレジスト層

Claims

共通の半導体基板に、少なくとも電界効果トランジスタとキャパシタとを含む回路素子が形成される半導体集積回路装置であって、
上記キャパシタは、上記半導体基板上に形成された表面絶縁層上に形成された、第１のキャパシタ電極と、第１の誘電体層と、第２のキャパシタ電極とが積層されて構成された第１の静電容量と、上記第２のキャパシタ電極上に、第２の誘電体層と、第３のキャパシタ電極とが順次積層されて構成された第２の静電容量とが並列接続されて成り、
上記第１のキャパシタ電極が、上記電界効果トランジスタのゲート電極と同一成膜工程で形成された同一材料の導電層によって構成され、
上記第１の誘電体層が、第１の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、
上記第２のキャパシタ電極が、上記電界効果トランジスタの電極にコンタクトされ上記第１の層間絶縁層上に延在形成される第１の配線層と同一成膜工程で形成された同一材料の導電層によって構成され、
上記第２の誘電体層が、第２の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、
上記第２のキャパシタ電極が、上記層間絶縁層上に延在して形成される第２の配線層と同一成膜工程で形成された同一材料の導電層によって構成されたことを特徴とする半導体集積回路装置。