JP3731277B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置、特に少なくとも電界効果トランジスタ(以下FETという)とキャパシタとを回路素子として有する例えばモノリシック・マイクロ波集積回路(以下MMICという)に適用して好適な半導体集積回路装置に関わる。
【0002】
【従来の技術】
従来、能動素子としてのFETと、受動素子のキャパシタとを回路素子として有するMMIC、すなわち高周波用ICにおいては、図7にその概略断面図を示すように、半絶縁性のGaAs基板1上にFET3を形成して後、キャパシタ4の形成がなされる。
図7におけるFETは、接合ゲート型構成とされていて、この場合は、基板1の1主面に臨んでn型のソースないしはドレイン(以下ソース/ドレインと記す)領域5が形成され、両者間に低不純物濃度のチャネル形成領域6が形成され、これの上にp型のゲート領域5gが形成される。ゲート領域5g上には、基板1の表面に形成された表面絶縁層8に開口した電極窓を通じてゲート電極7gがオーミックに被着される。またソース/ドレイン領域5上には、同様に表面絶縁層8に開口した各電極窓を通じてそれぞれソース/ドレイン電極7がオーミックに被着される。
【0003】
そして、これら電極を一旦覆って第1の層間絶縁層9が形成され、これの所定部例えばゲート電極7gおよびソース/ドレイン各電極7上にそれぞれ開口されたコンタクト窓を通じてコンタクトされた第1の配線層10が形成される。そして、この第1の配線層10の形成と同時に、すなわちこの第1の配線層10と同一導電層によって、キャパシタ形成部において、第1の層間絶縁層9上に第1のキャパシタ電極11が形成される。
【0004】
更に、第1の配線層10および第1のキャパシタ電極11を覆って第2の層間絶縁層12が形成され、これの所定部に開口されたコンタクト窓を通じて、例えば一方のソース/ドレイン電極7にコンタクトされた第2の配線層13が形成される。そして、この第2の配線層13の形成と同時に、すなわちこの第2の配線層13と同一導電層によって、第2の層間絶縁層12を介して第1のキャパシタ電極11と対向する第2のキャパシタ電極14が形成される。このようにして、第1および第2のキャパシタ電極11および14と、これら電極間に介在された第2の層間絶縁層を誘電体層15とするMIM(金属−絶縁層−金属)構造によるキャパシタ4が形成される。
【0005】
この構成および方法によって形成されたキャパシタ4は、第1および第2のキャパシタ電極11および15によって形成される単層構造のキャパシタとなる。ところで、MMICの半導体チップ内におけるキャパシタの占める面積はかなり大きいものであり、MMICの縮小化の上でキャパシタの占める面積はできるだけ小さくしたい。つまり、キャパシタの単位面積当たりの容量をできるだけ大きくしたい。
【0006】
このようにキャパシタの単位面積当たりの容量を大きくする方法は、
(i) キャパシタ電極間に介在させる誘電体層の厚さを薄くする。
(ii)誘電体層を、高誘電率材料例えばBST(BaSrTiO)等によって構成する。
が考えられる。しかしながら、(i) の構成によるときは、電極間の耐圧の問題が生じる。また、(ii)の構成によるときは、この誘電体が層間絶縁層によって構成されることから、層間絶縁層としての機能の問題、プロセス上の問題がある。
【0007】
このような問題を解決する構成として、図8にそのキャパシタ部のみの断面図を示す構造のキャパシタの提案がなされている(例えば特開昭60−28260号公報、特開昭61−239661号公報、特開昭63−108763号公報参照)。このキャパシタは、半絶縁性半導体基板21の1主面に臨んで高濃度に不純物を導入してなる低比抵抗の半導体領域22によって第1のキャパシタ電極を形成し、これに対向して基板表面に形成された絶縁層ないしは(および)層間絶縁層による絶縁層23上に、低比抵抗多結晶シリコン層による第1の配線層24を形成してこれにより第2のキャパシタ電極25を形成するとともに、同様の第1の配線層24によって絶縁層23に開口したコンタクト窓を通じて第1のキャパシタ電極となる半導体領域22にコンタクトする電極導出部26を形成し、この電極導出部26と、第2のキャパシタ電極の一部を露呈させて層間絶縁層27を形成し、この層間絶縁層27を介して第2のキャパシタ電極25と対向して金属層による第3のキャパシタ電極28を電極導出部26にコンタクトして形成する。そして、この金属層によって同時に第2のキャパシタ電極25にコンタクトする外部導出端子29を形成する。
【0008】
この構成によるキャパシタ4は、低比抵抗半導体領域22による第1のキャパシタ電極と、低比抵抗多結晶シリコン層による第2のキャパシタ電極25との間に形成される第1の静電容量と、第2および第3のキャパシタ電極25および28との間に形成される第2の静電容量とが積層され、これらが並列に接続された大容量のキャパシタが構成されるものである。
【0009】
この構成によるキャパシタは、その第1の静電容量の構成部が、いわゆるMIS(金属−絶縁層−半導体)構造によることから、絶縁層23と半導体基体21との界面にキャリア空乏層が発生し、これがバイアス電圧に応じて変動することによって不安定な寄生容量がキャパシタ4に存在してキャパシタ全体の容量値が変動するという不都合が生じる。
【0010】
また、このMIS構造のキャパシタ4を構成する半導体領域22においては、不純物をイオン注入、拡散等によって高濃度に導入して低比抵抗化をはかるものであるが、このような不純物導入による低比抵抗化には制限があり、その比抵抗は、金属に比して格段に高いことから、高周波特性を低下させることになる。
【0011】
上述した諸問題から、MMICのような高周波例えば1〜3GHzの準マイクロ波帯およびそれ以上の周波数帯を扱うICにおいては、MIS構造を導入したキャパシタは不適当でなる。
【0012】
一方、図9にその概略断面図を示すように、FET3として、そのゲート部がショットキー障壁5sによって形成されたいわゆるMES−FETが用いられたMMICにおいて、金属層によるソース/ドレイン電極7の形成と同時にキャパシタ4の形成部の半絶縁性基板1上に第1のキャパシタ電極41を形成し、第1の配線層10によって第2のキャパシタ電極14を形成し、更に第2の配線層13によって第3の電極30を形成するようにした構造の提案がなされた(例えば特開昭5−226582号公報参照)。図9において、図1と対応する部分には同一符号を付して重複説明を省略するが、この図9の構成においては、第1のキャパシタ電極41にオーミックにコンタクトされた導出端子31を形成し、これに第3のキャパシタ電極30をオーミックにコンタクトする構成とされる。
【0013】
この構成においても、第1〜第3の電極間にそれぞれ静電容量が形成され、これらが並列に接続された構成が採られることから、占有面積が小で大容量のキャパシタを構成することができる。
【0014】
しかしながら、GaAs基板1に対するオーミック電極例えばソース/ドレイン電極7として一般的に用いられている金属は、AuGe−(W)−Ni−(Au)(括弧内のW、Auは省略可)を順次形成した金属層によるものであり、したがって、図9の構造におけるキャパシタの第1の電極41も同様の金属層による。このため、後に行われる熱処理(アロイ処理)によってこの電極材料と、GaAsとが反応し、その表面モホロジーが悪化する。そして、キャパシタの静電耐圧は、この表面平坦性に大きく影響されることから、キャパシタの電極41をこのオーミック電極と兼用させることは、静電耐圧、信頼性の上から望ましくない。
【0015】
【発明が解決しようとする課題】
本発明は、上述した諸問題に鑑み、高い静電耐圧を有し、信頼性が高く、製造工程数の増大化を回避してコストの低減化をはかることができる半導体集積回路装置を提供する。
【0016】
更に、本発明にいおては、大容量のキャパシタを小なる占有面積をもって形成することができるようにして、半導体集積回路装置の縮小化をはかることができるようにする。
【0017】
【課題を解決するための手段】
本発明による半導体集積回路装置は、共通の半導体基板に、少なくとも電界効果トランジスタとキャパシタとを含む回路素子が形成される半導体集積回路装置であって、上記キャパシタは、上記半導体基板上に形成された表面絶縁層上に形成された、第1のキャパシタ電極と、第1の誘電体層と、第2のキャパシタ電極とが積層されて構成された第1の静電容量と、上記第2のキャパシタ電極上に、第2の誘電体層と、第3のキャパシタ電極とが順次積層されて構成された第2の静電容量とが並列接続されて成り、上記第1のキャパシタ電極が、上記電界効果トランジスタのゲート電極と同一成膜工程で形成された同一材料の導電層によって構成され、上記第1の誘電体層が、第1の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、上記第2のキャパシタ電極が、上記電界効果トランジスタの電極にコンタクトされ上記第1の層間絶縁層上に延在形成される第1の配線層と同一成膜工程で形成された同一材料の導電層によって構成され、上記第2の誘電体層が、第2の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、上記第2のキャパシタ電極が、上記層間絶縁層上に延在して形成される第2の配線層と同一成膜工程で形成された同一材料の導電層によって構成されたことを特徴とする。
【0018】
上述の本発明構成によれば、そのキャパシタの最下層の電極、すなわち第1のキャパシタ電極を、半導体基板に対するオーミック電極によって構成せずに、ゲート電極と同一導電層によって形成したことによって、前述したモホロジーの低下の問題を解決できる。
【0019】
更に、FETのゲート電極と第1のキャパシタ電極とが同一導電層によって形成され、第1の層間絶縁層によって第1のキャパシタ電極上に第1の誘電体層が形成され、第1の配線層と第2のキャパシタ電極とが同一導電層によって形成された構成として、キャパシタの各層を、FETによる集積回路の各部と同一層によって構成したことから、このキャパシタを形成するための特別の工程をとることが回避され、この半導体集積回路装置を製造する場合において、その工程数を増加することがなく、量産的にしたがって、コストの低減化をはかることができる。
【0020】
また、本発明構成によれば、キャパシタの最下層の第1のキャパシタ電極を、FETのゲート電極と同一導電層すなわち同一工程によって形成できるので、このキャパシタ電極を、半導体基板に直接的に形成する必要がなく、例えば半導体基板表面に形成する表面絶縁層ないしは層間絶縁層上に形成することができることによって、この電極材料の組成によってその表面性を悪化して静電耐圧を低下させる不都合を回避でき、信頼性の高いキャパシタしたがって、半導体集積回路を構成することができる。
【0021】
【発明の実施の形態】
本発明による半導体集積回路装置の実施の形態を説明する。
図1は、本発明による少なくともFET51と、キャパシタ52とを有する半導体集積回路の一例の要部の概略断面図を示す。
【0022】
この例においては、共通の半絶縁性の例えばGaAs半導体基板50に、少なくともnチャネル型のFET51とキャパシタ52とを含む回路素子が形成される半導体集積回路装置において、FET51のゲート電極53とキャパシタ52の第1のキャパシタ電極54とを同一導電層55によって形成し、第1の層間絶縁層56によって第1のキャパシタ電極54上に第1の誘電体層57を形成し、第1の配線層58と第2のキャパシタ電極59とを同一導電層60によって形成する。
これら第1および第2の各キャパシタ電極54および59は、第1の誘電体層57を介して対向するように形成して両者間に第1の静電容量を形成する。
【0023】
また、第2のキャパシタ電極59上に第2の層間絶縁層61による第2の誘電体層62を形成し、第2の配線層63と第3のキャパシタ電極64とを同一導電層65によって形成する。
これら第2および第3の各キャパシタ電極59および64は、第2の誘電体層62を介して対向するように形成して両者間に第2の静電容量を形成する。
【0024】
そして、上述の構成による第1および第2の静電容量を並列に接続した構成とする。
【0025】
次にこの構成による半導体集積回路の理解を更に容易にするために、図2〜図6の各工程図を参照してその製造方法の一例と共に詳細に説明する。
先ず図1Aに示すように、ノンドープすなわち半絶縁性のGaAsによる半導体基板50を用意し、その一主面に、最終的に得るFET51のソース領域ないしはドレイン(ソース/ドレイン)領域となる領域65を、n型不純物の例えばSi+ のイオン注入によって選択的に高不純物濃度のn型領域として形成し、これら領域65間に例えば同様のSi+ イオンのイオン注入によって、低不純物濃度のn型のチャネル形成領域67を形成する。
【0026】
図2Bに示すように、半導体基板50の主面に、例えばSi3 N4 による表面絶縁層68を被着形成し、そのチャネル形成領域67上に一部に、開口68Wを形成し、この開口68Wを通じてZn等のp型の不純物を例えば拡散によって導入してゲート領域69を形成する。イオン注入、拡散等によって所要の間隔を保持して形成する。
【0027】
図2Cに示すように、開口68Wを通じてゲート領域69上にゲート電極53をオーミックに被着形成すると同時にキャパシタの形成部に第1のキャパシタ電極54を形成する。これらゲート電極53および第1のキャパシタ電極54の形成は、例えば下層から順次例えばTi、PtおよびAuの各金属層を順次をそれぞれ例えばスパッタリングしてなる、あるいはTiおよびAuの各金属層を順次スパッタリングしてなる導電層55を形成し、これをフォトリソグラフィによるパターンエッチングによってそれぞれ所要のパターンに同時にすなわち同一工程で、同一導電層55によって形成する。
【0028】
図3Dに示すように、全面的にSi3 N4 等の第1の層間絶縁層56を形成する。
次に、この第1の層間絶縁層56とこれの下の表面絶縁層68を貫通して、ソース/ドレイン領域66上に電極窓の穿設を行い、これら電極窓を通じてソース/ドレイン電極の形成を行う。これがために、例えば先ず図3Eに示すように、第1の層間絶縁層56上に、フォトレジスト層70をスピンコーティングによって形成し、これにパターン露光および現像を行って各ソース/ドレイン領域66上に開口70Wを穿設する。
【0029】
図4Fに示すように、フォトレジスト層70をエッチングマスクとして、その開口70Wを通じて、それぞれSi3 N4 よりなる第1の層間絶縁層56と、表面絶縁層68に対して例えばRIE(反応性イオンエッチング)による異方性エッチングを行って、開口70Wに対応する開口71Wを形成する。
【0030】
更に、フォトレジスト層70をエッチングマスクとして、開口70Wを通じて図4Gに示すように、第1の層間絶縁層56と、表面絶縁層68に対して例えば化学的エッチングによる等方性エッチングによるサイドエッチングを行って、開口71Wの側面をエッチングして、開口70Wより幅広の開口71Wを形成して、開口71W上に開口71の内縁より突出するひさし(庇)70Aを形成する。
【0031】
この状態で、図5Hに示すように、フォトレジスト層70をマスクに、その上方からソース/ドレイン領域66に対する電極材料層72、例えばAuGeおよびNi層をスパッタリング等にによって被着する。このようにすると、この電極材料層72は、開口70Wを通じて、ソース/ドレイン領域66にオーミックにコンタクトされたソース/ドレイン電極73が形成される。このとき、フォトレジスト層70の開口70W下にひさし70Aが形成されていることによって、これら電極73と、フォトレジスト層70に被着形成された電極材料層72とは、分離されて形成することができる。
【0032】
図5Iに示すように、フォトレジスト層70を除去する。このようにすると、ソース/ドレイン領域66上の電極73と、フォトレジスト層70に被着された電極材料72とは前述したように分離されて形成されていることから、電極73のみを残してフォトレジスト層70上の電極材料72は、フォトレジスト層70とともに除去、すなわちリフトオフされる。
このようにして、電極73の形成を行って後に、全面的にSi3 N4 による第1の層間絶縁層56を被着形成し、これに、フォトリソグラフィによるパターンエッチングを行って、第1のキャパシタ電極54の一端部上と、例えばソース/ドレイン電極73上と、ゲート電極53上とにそれぞれコンタクト窓を穿設する。その後、これらコンタクト窓を通じて外部に露呈した第1のキャパシタ電極54上と、ソース/ドレイン電極73上と、ゲート電極53上とに、それぞれオーミックにコンタクトして、全面的に例えばTi、PtおよびAuの各金属層を順次をそれぞれ例えばスパッタリングしてなる、あるいはTiおよびAuの各金属層を順次スパッタリングしてなる導電層60を形成する。
【0033】
図6Jに示すように、導電層60に対し、フォトリソグラフィを用いたパターンエッチングを行って、導電層60によって第1のキャパシタ電極54の一端部にコンタクト導電層74を形成すると同時に、第1のキャパシタ電極54の大部分と対向する位置に第2のキャパシタ電極59を形成し、さらに同時に、同様の導電層60によってソース/ドレイン電極73上や、ゲート電極53上とに、それぞれ所要のパターンの第1の配線層58を形成する。このようにすると、第1のキャパシタ電極54と第2のキャパシタ電極59との間に介在する第1の層間絶縁層56の一部を第1の誘電体層57とする第1の静電容量C1 が形成される。
その後、全面的に例えばSi3 N4 よりなる第2の層間絶縁層61を被着形成する。
【0034】
図6Kに示すように、第2の層間絶縁層61に対してフォトリソグラフィを用いたパターンエッチングを行って、コンタクト導電層74上と、第2の配線層にコンタクトすべき例えば一方のソース/ドレイン電極73上とにコンタクト窓を穿設し、更にこれらコンタクト窓を含んで全面的にフォトレジスト層75を形成し、これにパターン露光、現像処理を行って、第2の層間絶縁層61に形成したコンタクト窓上と、さらに、第2のキャパシタ電極59の上方部とにそれぞれ開口75Wを穿設する。その後、全面的に導電層65を、例えばTi、PtおよびAuもしくはTiおよびAuの各金属層を順次スパッタリングして形成する。
【0035】
その後、導電層65に対しフォトリソグラフィを用いたパターンエッチングを行って、図1に示すように、例えば一方のソース/ドレイン電極73上の第1の配線層58上に第2の配線層63を形成するとともに、第2のキャパシタ電極59と対向して第3のキャパシタ電極64をコンタクト導電層74にコンタクトしてすなわち第2のキャパシタ電極59と電気的に接続して形成する。このようにすると、第2のキャパシタ電極59と第3のキャパシタ電極64との間に第2の層間絶縁層61よりなる第2の誘電体層62が介在されてなる第2の静電容量C2 が形成される。
そして、上述の第1の静電容量C1 と、第2の静電容量C2 とが並列接続されたことによって大容量化されたキャパシタ52が形成される。
【0036】
その後、フォトレジスト層75を除去する。このようにすると、フォトレジスト層75が存在していたことによって、第3のキャパシタ電極64は、第1および第2のキャパシタ電極54および59の縁部より内側に形成することができることから、この縁部における不安定で耐圧の低下を生じ易い部分においては、キャパシタ52が形成されることがないようにすることできる。
【0037】
このようにして、図1の本発明による半導体集積回路装置を構成できる。そして、この構成による半導体集積回路装置によれば、第1、第2および第3のキャパシタ電極54、59および64がほぼ同一位置で積層された、すなわち占有面積の拡大化を生じることなく、第1および第2の第2の静電容量C1 およびC2 が並列接続されて大容量化されたキャパシタ52が形成される。
【0038】
そして、このように、本発明装置においては、第1〜第3のキャパシタ電極をそれぞれ誘電体層を介して積層した多層構造によるにもかかわらず、これら電極および誘電体層は、すべて、半導体集積回路装置を構成するFET51を構成するゲート電極、第1および第2の配線層、第1および第2の層間絶縁層と同一層によって構成したことによって、この半導体集積回路装置の製造において、特段の工程を必要とせず、工程数の増加を来すことなく、大容量、小占有面積のキャパシタを形成できるものである。
【0039】
また、上述の構成において、52のキャパシタ電極を、TiとPtとAuとの電極構成もしくはTiとAuとの導電層によって構成するときは表面性にすぐれた、すなわち信頼性の高い、静電耐圧にすぐれたキャパシタを構成することができる。
【0040】
尚、図示の例では、それぞれ1つのFET51とキャパシタ52とを代表的に示したものであるが、これら各1つのFET51とキャパシタ52とにのみ構成するに限られるものではなく、それぞれ複数、さらにこれらとともに他の回路素子が形成される半導体集積回路装置等に本発明を適用できることは言うまでもない。
また、上述した例においては、FET51が、nチャネル型の接合型FETより構成した場合であるが、pチャネル型の同様のFET、ショットキー接合型の各導電型チャネルのFETいわゆるMES−FETや、HEMT(高電子移動度トランジスタ)等の電界効果トランジスタとすることもできるなど、図1〜図6で説明した半導体集積回路に限定されるものではないことも言うまでもない。
【0041】
【発明の効果】
上述したように、本発明による半導体集積回路装置によれば、そのキャパシタの最下層の電極、すなわち第1のキャパシタ電極を、電界効果トランジスタの半導体基板に対するオーミック電極によって構成せずに、ゲート電極と同一導電層によって形成したことによって、前述したモホロジーの低下の問題を解決でき、静電耐圧が改善され、信頼性の高いキャパシタ、したがって半導体集積回路を 構成できる。
【0042】
また、このキャパシタを、電界効果トランジスタのゲート電極と同一導電層によって第1のキャパシタ電極を形成し、第1の層間絶縁層によって第1のキャパシタ電極上の第1の誘電体層を形成し、更に、第2のキャパシタ電極を第1の配線層と同一導電層によって形成する構成としたことから、本発明による半導体集積回路装置によれば、その製造において製造工程数の増大化が回避される。
【0043】
そして、更に、第2のキャパシタ電極上に、第2の層間絶縁層による第2の誘電体層とし、これの上に第2の配線層を構成する導電層によって第3のキャパシタ電極を構成することによって、第1および第2のキャパシタ電極間に第1の静電容量C1 を形成し、第2および第3のキャパシタ電極間に第2の静電容量C2 を積層構造を採って形成し、これら静電容量C1 およびC2 を並列に接続した構成とすることによって、小なる占有面積をもって、大容量のキャパシタを構成できることから、全体の小型化がはかられた、特性にすぐれたMMICを構成することができる。
【0044】
そして、上述したようにその製造においては、工程数の増加を回避できることから量産的に、したがって、コスト高の招来を回避できる。
【図面の簡単な説明】
【図1】本発明による半導体集回路装置の一例の概略断面図である。
【図2】本発明装置の製造方法の一例の工程図(その1)である。
A〜Cは、その各工程における断面図である。
【図3】本発明装置の製造方法の一例の工程図(その2)である。
DおよびEは、その各工程における断面図である。
【図4】本発明装置の製造方法の一例の工程図(その3)である。FおよびGは、その各工程における断面図である。
【図5】本発明装置の製造方法の一例の工程図(その4)である。
HおよびIは、その各工程における断面図である。
【図6】本発明装置の製造方法の一例の工程図(その5)である。
JおよびKは、その各工程における断面図である。
【図7】従来の半導体集積回路装置の一例の断面図である。
【図8】従来の半導体集積回路装置の他の一例の断面図である。
【図9】従来の半導体集積回路装置の他の一例の断面図である。
【符号の説明】
50 半導体基板、51 電界効果トランジスタFET、52 キャパシタ、53 ゲート電極、54 第1のキャパシタ電極、55 導電層、56 第1の層間絶縁層、57 第1の誘電体層、58 第1の配線層、59 第2のキャパシタ電極、60 導電層、61 第2の層間絶縁層、62 第2の誘電体層、63 第2の配線層、64 第3のキャパシタ電極、65 導電層、66 ソース/ドレイン領域、67 チャネル形成領域、68 表面絶縁層、69 ゲート領域、70 フォトレジスト層、70W,71W 開口、72 電極材料層、73ソース/ドレイン電極、74 コンタクト導電層、75 フォトレジスト層
Claims (1)
- 共通の半導体基板に、少なくとも電界効果トランジスタとキャパシタとを含む回路素子が形成される半導体集積回路装置であって、
上記キャパシタは、上記半導体基板上に形成された表面絶縁層上に形成された、第1のキャパシタ電極と、第1の誘電体層と、第2のキャパシタ電極とが積層されて構成された第1の静電容量と、上記第2のキャパシタ電極上に、第2の誘電体層と、第3のキャパシタ電極とが順次積層されて構成された第2の静電容量とが並列接続されて成り、
上記第1のキャパシタ電極が、上記電界効果トランジスタのゲート電極と同一成膜工程で形成された同一材料の導電層によって構成され、
上記第1の誘電体層が、第1の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、
上記第2のキャパシタ電極が、上記電界効果トランジスタの電極にコンタクトされ上記第1の層間絶縁層上に延在形成される第1の配線層と同一成膜工程で形成された同一材料の導電層によって構成され、
上記第2の誘電体層が、第2の層間絶縁層と同一成膜工程で形成された同一材料の誘電体層によって構成され、
上記第2のキャパシタ電極が、上記層間絶縁層上に延在して形成される第2の配線層と同一成膜工程で形成された同一材料の導電層によって構成されたことを特徴とする半導体集積回路装置。
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