JP2003258108A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003258108A JP2003258108A JP2002058231A JP2002058231A JP2003258108A JP 2003258108 A JP2003258108 A JP 2003258108A JP 2002058231 A JP2002058231 A JP 2002058231A JP 2002058231 A JP2002058231 A JP 2002058231A JP 2003258108 A JP2003258108 A JP 2003258108A
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Abstract
容量素子を有する半導体装置およびその製造方法を提供
することを目的とする。 【解決手段】 半導体基板上に形成された第1の絶縁膜
上に下部電極用金属層、誘電体膜および上部電極用金属
層を順次堆積した後、パターニングして上部電極を形成
する。その後、第2の絶縁膜を堆積して全面エッチング
により上部電極の側壁にサイドウォールを形成後、自己
整合的に容量領域となる誘電体膜を加工するので、上部
電極のエッジ直下の誘電体膜にサイドエッチやエッチン
グダメージが入ることを防止できる。
Description
属(MIM)型構造の静電容量素子を搭載した半導体装
置およびその製造方法に関するものである。
進展により、衛星放送や携帯電話用のモノリシックマイ
クロ波集積回路(MMIC)をはじめ、高周波の集積回
路に大容量かつ高精度の静電容量素子(以下、単に容量
と言う)が求められている。集積回路に組み込む容量と
しては、ゲート電極と半導体基板の間に薄いシリコン酸
化膜等を挟んだMOS型容量や、金属−窒化膜−多結晶
シリコン構造のMNS型容量などがある。これらの容量
のうち、特に下部電極と上部電極の両方とも金属膜を用
いる、いわゆるMIM(Metal Insulator Metal)型容
量は寄生抵抗および寄生容量が小さく、高精度な容量を
実現することが可能である。
造方法について図面を参照しながら説明する。図3は、
従来のMIM型容量を有する半導体装置の製造工程を示
す断面図である。
板21表面に形成した絶縁膜22上に、下部電極用金属
層23、誘電体膜24および上部電極用金属層を順次堆
積する。その後、フォトレジストマスクを用いて反応性
イオンエッチング(以下、RIEと言う)により上部電
極26を形成する。その後、図3(b)に示すように、
RIEにより上部電極26をマスクとして誘電体膜24
をエッチングして、容量領域(誘電体膜の形成領域)に
誘電体膜29を形成する。
マスクにより下部電極30を形成し、下部電極30と上
部電極26の表面を被覆するように層間絶縁膜31を形
成する。その後、RIEにより下部電極30と上部電極
26の表面が露出されるようにヴィアホール32a、3
2bを層間絶縁膜31に形成し、続いてこれらのヴィア
ホール32a、32b中にタングステン等の金属を埋め
込み、金属プラグ33a、33bを形成する。最後に、
全面に上部配線用金属層を堆積後、パターニングして上
部電極引き出し配線34aと下部電極引き出し配線34
bを形成することによって、従来のMIM型容量が形成
される。
来のMIM型容量の製造方法では、図3(b)の工程に
おいて、上部電極26をマスクとして誘電体膜24をC
F4、CHF3およびAr等の混合ガスを用いたRIEに
より加工して容量領域の誘電体膜29を形成する。この
際に、誘電体膜29のエッジ35に加工不良が発生し
た。図4は、この加工不良を説明するためのエッジ35
の拡大図である。
IEの異方性エッチングが強いと誘電体膜29のエッジ
35にエッチングダメージ36が入ってしまう。一方、
このエッチングダメージ36を防ぐために等方性エッチ
ングを行うと、図4(b)に示されるように、誘電体膜
29のエッジ35からサイドエッチ37が入ってしま
う。
9のエッジ35に直接ダメージが入るので、リーク電流
が増加して誘電体膜29の耐圧不良の原因になり、信頼
性に悪影響を及ぼすという問題があった。一方、後者の
場合、サイドエッチ37が入った分だけ誘電体膜29の
容量値が減少(変動)するので、容量値にばらつきが生
じて高精度なMIM型容量を形成することができないと
いう問題があった。また、この場合でも少なからずエッ
チングダメージは入ると考えられる。
で、信頼性に優れ、高精度なMIM型容量を有する半導
体装置およびその製造方法を提供することを目的とす
る。
めに、本発明の半導体装置は、静電容量素子を有する半
導体装置において、半導体基板上に形成された下部電極
と、下部電極上に形成された誘電体膜と、誘電体膜上に
形成された第1の導体層からなる上部電極と、上部電極
の側壁に形成された第1の絶縁膜からなるサイドウォー
ルとを備えたことを特徴とする。
したサイドウォールがエッチングの際に誘電体膜を保護
するので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止でき、容量
値のばらつきを低減し、かつ信頼性を向上させることが
できる。
電体膜の形成領域)は、上部電極にサイドウォールを加
えた領域であることが好ましい。
体膜と第1の絶縁膜とが同一の絶縁膜であることが好ま
しい。
電極は、半導体基板上に第2の絶縁膜を介して形成され
た第2の導体層からなることが好ましい。
静電容量素子を有する半導体装置の製造方法において、
半導体基板上に誘電体膜と第1の導体層とを順次堆積す
る工程(a)と、第1の導体層を選択的にエッチングし
て上部電極を形成する工程(b)と、誘電体膜と上部電
極との表面に第1の絶縁膜を堆積する工程(c)と、第
1の絶縁膜を異方性エッチングして上部電極の側壁にサ
イドウォールを形成する工程(d)と、上部電極とサイ
ドウォールとをマスクにして誘電体膜をエッチングする
工程(e)とを備えたことを特徴とする。
ドウォールを形成した後に、これをマスクにして自己整
合的に誘電体膜をエッチングするので、上部電極のエッ
ジ直下の誘電体膜にサイドエッチやエッチングダメージ
が入ることを防止でき、容量値のばらつきを低減すると
ともに、信頼性を向上させることができる。
程(e)では、容量領域(誘電体膜の形成領域)のみに
誘電体膜を自己整合的に形成することが好ましい。
いて、誘電体膜と第1の絶縁膜とが同一の絶縁膜であ
り、工程(d)と工程(e)とを同一のエッチング条件
で一貫して処理することが好ましい。
いて、工程(a)の前に、半導体基板上に第2の絶縁膜
を形成する工程(f)と、第2の絶縁膜上に第2の導体
層を堆積する工程(g)とを備え、さらに、工程(e)
の後に、第2の導体層を選択的にエッチングして下部電
極を形成する工程(h)とを備えたことが好ましい。
て、図面を参照しながら説明する。図1(a)〜(d)
と図2(a)〜(c)は、本発明の実施形態におけるM
IM型容量の製造工程を示す断面図である。
単結晶からなる半導体基板1上に膜厚が1000nm程
度のシリコン酸化膜2(第2の絶縁膜)を形成した後、
続いて全面に下部電極用金属層3(第2の導体層)を堆
積する。この下部電極用金属層3は、TiN(30n
m)/AlCu(600nm)/TiN(100nm)
/Ti(30nm)を連続スパッタ法にて堆積した積層
膜である。その後、下部電極用金属層3の全面上にプラ
ズマCVD法により膜厚が100nm程度の第1のプラ
ズマシリコン窒化膜4(誘電体膜で、以下p−SiN膜
と言う)を堆積し、続いて上部電極用金属層5(第1の
導体層)を堆積する。この上部電極用金属層5は、Ti
N(30nm)/AlCu(100nm)/TiN(3
0nm)を連続スパッタ法にて堆積した積層膜である。
部電極用金属層とは一例であって、誘電体膜の形成には
p−SiN膜の他に、プラズマTEOS膜またはプラズ
マシリコン酸化膜等を用いてもよく、上部電極用金属層
形成にはTiN/AlCu/TiNの積層膜の他に、A
lCu単層膜、TiN単層膜またはWSi2単層膜等を
用いてもよい。誘電体膜は誘電性材料、金属層は導電性
材料をなすものであれば膜種およびその膜厚を変えても
何ら問題ない。
用金属層5上にレジスト膜(図示せず)のパターニング
を行い、Cl2、BCl3およびCHF3等の混合ガスを
用いたRIEにより、上部電極用金属層5をエッチング
して容量領域(誘電体膜の形成領域)に上部電極6を形
成する。この時、下地にある第1のp−SiN膜4の表
面は露出する。その後、レジスト膜を除去する。
6と第1のp−SiN膜4の表面を被覆するように、膜
厚が100nm程度の第2のp−SiN膜(第1の絶縁
膜)7を堆積する。なお、第1の絶縁膜も膜種およびそ
の膜厚は特に問わない。
マスクを用いず、CF4、CHF3およびAr等の混合ガ
スを用いたRIEにより、第2のp−SiN膜7を全面
エッチングして上部電極6の側壁にサイドウォール8を
形成する。この時、上部電極6と第1のp−SiN膜4
とが再び露出することになる。続いて、この上部電極6
とサイドウォール8をマスクにして、上記のRIEによ
り容量領域以外の第1のp−SiN膜4を自己整合的に
エッチングして容量領域に誘電体膜9を形成する。この
ようにして、上部電極6のエッジからサイドウォール8
の幅だけ広がるようにして誘電体膜9が形成される。こ
の場合、サイドウォール8の幅は第1の絶縁膜7の膜厚
とほぼ等しく、0.1μm程度になる。また、上記の第
1の絶縁膜7と誘電体膜4のエッチングは一貫工程で行
うことができる。すなわち、誘電体膜4と第1の絶縁膜
7とが同一の絶縁膜であれば、エッチングの条件設定が
容易にできるために好ましい。
を含む下部電極用金属層3上にレジスト膜(図示せず)
のパターニングを行い、Cl2、BCl3およびCHF3
等の混合ガスを用いたRIEにより下部電極10を形成
する。この時、図示していないが、集積回路中の素子電
極と下部配線が同時に形成される。その後、レジスト膜
を除去する。
6、サイドウォール8、誘電体膜9および下部電極10
を含む半導体基板1上に層間絶縁膜11を堆積した後、
レジストエッチバック法やCMP法を用いて層間絶縁膜
11を平坦化する。その後、上部電極6と下部電極10
を上部配線に接続するため、層間絶縁膜11上にレジス
ト膜(図示せず)のパターニングを行い、CF4、CH
F3およびAr等の混合ガスを用いたRIEによりヴィ
アホール12a、12bを形成する。この時、図示して
いないが、集積回路中の素子電極と下部配線に接続する
ヴィアホールが同時に形成される。その後、レジスト膜
を除去する。
ール12a、12bと層間絶縁膜11上に、スパッタ法
によりバリアメタルになるTiN(100nm)/Ti
(30nm)層と、続けてCVD法によりプラグになる
タングステン(700nm)層とを堆積する。その後、
これらをヴィアホール12a、12b内に埋め込むよう
にエッチバックして、上部電極6と下部電極10に接続
する金属プラグ13a、13b(第3の金属層)を形成
する。最後に、金属プラグ13a、13bと層間絶縁膜
11上に上部配線用金属層(第4の金属層)を堆積した
後、レジスト膜(図示せず)のパターニングを行い、C
l2、BCl3およびCHF3等の混合ガスを用いたRI
Eにより、上部電極引き出し配線14aと下部電極引き
出し配線14bを形成する。この時、図示していない
が、集積回路中の上部配線が同時に形成される。その
後、レジスト膜を除去すると、本実施形態のMIM型容
量が形成される。
電極6の側壁にサイドウォール8を形成し、それらをマ
スクに誘電体膜4をエッチングして容量領域のみに誘電
体膜9を形成しているので、従来例とは異なり、上部電
極6のエッジ直下の誘電体膜9にはサイドエッチもエッ
チングダメージも入らない。すなわち、サイドウォール
8が上部電極6のエッジ直下の誘電体膜9を保護するの
で、エッチングダメージによるリーク電流は増加せず誘
電体膜9の耐圧不良は発生しない。また、サイドエッチ
による寸法ばらつきはなくなり、容量領域の面積は上部
電極6の寸法だけで決定されるので、容量値のばらつき
は低減される。したがって、信頼性に優れ、高精度なM
IM型容量を形成することができる。
用することなく、上部電極の側壁に形成されたサイドウ
ォールを利用して自己整合的に容量領域に誘電体膜を形
成するので、通常のプロセスで用いられる誘電体膜加工
用のリソグラフィー工程は不要であり、工程削減のメリ
ットがある。
1の絶縁膜とは同一の絶縁膜を用いて説明したが、異な
る絶縁膜を用いても本発明の効果が得られるのは言うま
でもない。また、本発明はMIM型容量に限定されるも
のではなく、他の構造のMOS型やMNS型の容量に適
用しても本発明の効果は得られる。
置およびその製造方法によれば、上部電極の側壁にサイ
ドウォールを形成後、自己整合的に誘電体膜を加工して
いるので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止できるの
で、信頼性に優れ、高精度なMIM型容量を実現するこ
とができる。
IM型容量の製造工程を示す断面図
IM型容量の製造工程を示す断面図
程を示す断面図
誘電体膜のエッジの拡大図
Claims (8)
- 【請求項1】 静電容量素子を有する半導体装置におい
て、 半導体基板上に形成された下部電極と、前記下部電極上
に形成された誘電体膜と、前記誘電体膜上に形成された
第1の導体層からなる上部電極と、前記上部電極の側壁
に形成された第1の絶縁膜からなるサイドウォールとを
備えたことを特徴とする半導体装置。 - 【請求項2】 容量領域(誘電体膜の形成領域)は、前
記上部電極に前記サイドウォールを加えた領域であるこ
とを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記誘電体膜と前記第1の絶縁膜とが同
一の絶縁膜であることを特徴とする請求項1または2に
記載の半導体装置。 - 【請求項4】 前記下部電極は、前記半導体基板上に第
2の絶縁膜を介して形成された第2の導体層からなるこ
とを特徴とする請求項1〜3の何れか1項に記載の半導
体装置。 - 【請求項5】 静電容量素子を有する半導体装置の製造
方法において、 半導体基板上に誘電体膜と第1の導体層とを順次堆積す
る工程(a)と、 前記第1の導体層を選択的にエッチングして上部電極を
形成する工程(b)と、 前記誘電体膜と前記上部電極との表面に第1の絶縁膜を
堆積する工程(c)と、 前記第1の絶縁膜を異方性エッチングして前記上部電極
の側壁にサイドウォールを形成する工程(d)と、 前記上部電極と前記サイドウォールとをマスクにして前
記誘電体膜をエッチングする工程(e)とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項6】 前記工程(e)では、容量領域(誘電体
膜の形成領域)のみに前記誘電体膜を自己整合的に形成
することを特徴とする請求項5に記載の半導体装置の製
造方法。 - 【請求項7】 前記誘電体膜と前記第1の絶縁膜とが同
一の絶縁膜であり、 前記工程(d)と前記工程(e)とを同一のエッチング
条件で一貫して処理することを特徴とする請求項5また
は6に記載の半導体装置の製造方法。 - 【請求項8】 前記工程(a)の前に、前記半導体基板
上に第2の絶縁膜を形成する工程(f)と、前記第2の
絶縁膜上に第2の導体層を堆積する工程(g)とを備
え、 さらに、前記工程(e)の後に、前記第2の導体層を選
択的にエッチングして下部電極を形成する工程(h)と
を備えたことを特徴とする請求項5〜7の何れか1項に
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002058231A JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002058231A JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003258108A true JP2003258108A (ja) | 2003-09-12 |
Family
ID=28668249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002058231A Pending JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003258108A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
-
2002
- 2002-03-05 JP JP2002058231A patent/JP2003258108A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
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