JP2003258108A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003258108A JP2003258108A JP2002058231A JP2002058231A JP2003258108A JP 2003258108 A JP2003258108 A JP 2003258108A JP 2002058231 A JP2002058231 A JP 2002058231A JP 2002058231 A JP2002058231 A JP 2002058231A JP 2003258108 A JP2003258108 A JP 2003258108A
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Abstract
(57)【要約】
【課題】 信頼性に優れ、高精度なＭＩＭ型構造の静電
容量素子を有する半導体装置およびその製造方法を提供
することを目的とする。 【解決手段】 半導体基板上に形成された第１の絶縁膜
上に下部電極用金属層、誘電体膜および上部電極用金属
層を順次堆積した後、パターニングして上部電極を形成
する。その後、第２の絶縁膜を堆積して全面エッチング
により上部電極の側壁にサイドウォールを形成後、自己
整合的に容量領域となる誘電体膜を加工するので、上部
電極のエッジ直下の誘電体膜にサイドエッチやエッチン
グダメージが入ることを防止できる。
容量素子を有する半導体装置およびその製造方法を提供
することを目的とする。 【解決手段】 半導体基板上に形成された第１の絶縁膜
上に下部電極用金属層、誘電体膜および上部電極用金属
層を順次堆積した後、パターニングして上部電極を形成
する。その後、第２の絶縁膜を堆積して全面エッチング
により上部電極の側壁にサイドウォールを形成後、自己
整合的に容量領域となる誘電体膜を加工するので、上部
電極のエッジ直下の誘電体膜にサイドエッチやエッチン
グダメージが入ることを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、金属−絶縁膜−金
属（ＭＩＭ）型構造の静電容量素子を搭載した半導体装
置およびその製造方法に関するものである。
属（ＭＩＭ）型構造の静電容量素子を搭載した半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の高周波化、高性能化の
進展により、衛星放送や携帯電話用のモノリシックマイ
クロ波集積回路（ＭＭＩＣ）をはじめ、高周波の集積回
路に大容量かつ高精度の静電容量素子（以下、単に容量
と言う）が求められている。集積回路に組み込む容量と
しては、ゲート電極と半導体基板の間に薄いシリコン酸
化膜等を挟んだＭＯＳ型容量や、金属−窒化膜−多結晶
シリコン構造のＭＮＳ型容量などがある。これらの容量
のうち、特に下部電極と上部電極の両方とも金属膜を用
いる、いわゆるＭＩＭ（Metal Insulator Metal）型容
量は寄生抵抗および寄生容量が小さく、高精度な容量を
実現することが可能である。
進展により、衛星放送や携帯電話用のモノリシックマイ
クロ波集積回路（ＭＭＩＣ）をはじめ、高周波の集積回
路に大容量かつ高精度の静電容量素子（以下、単に容量
と言う）が求められている。集積回路に組み込む容量と
しては、ゲート電極と半導体基板の間に薄いシリコン酸
化膜等を挟んだＭＯＳ型容量や、金属−窒化膜−多結晶
シリコン構造のＭＮＳ型容量などがある。これらの容量
のうち、特に下部電極と上部電極の両方とも金属膜を用
いる、いわゆるＭＩＭ（Metal Insulator Metal）型容
量は寄生抵抗および寄生容量が小さく、高精度な容量を
実現することが可能である。
【０００３】以下、従来のＭＩＭ型容量の構造とその製
造方法について図面を参照しながら説明する。図３は、
従来のＭＩＭ型容量を有する半導体装置の製造工程を示
す断面図である。
造方法について図面を参照しながら説明する。図３は、
従来のＭＩＭ型容量を有する半導体装置の製造工程を示
す断面図である。
【０００４】まず、図３（ａ）に示すように、半導体基
板２１表面に形成した絶縁膜２２上に、下部電極用金属
層２３、誘電体膜２４および上部電極用金属層を順次堆
積する。その後、フォトレジストマスクを用いて反応性
イオンエッチング（以下、ＲＩＥと言う）により上部電
極２６を形成する。その後、図３（ｂ）に示すように、
ＲＩＥにより上部電極２６をマスクとして誘電体膜２４
をエッチングして、容量領域（誘電体膜の形成領域）に
誘電体膜２９を形成する。
板２１表面に形成した絶縁膜２２上に、下部電極用金属
層２３、誘電体膜２４および上部電極用金属層を順次堆
積する。その後、フォトレジストマスクを用いて反応性
イオンエッチング（以下、ＲＩＥと言う）により上部電
極２６を形成する。その後、図３（ｂ）に示すように、
ＲＩＥにより上部電極２６をマスクとして誘電体膜２４
をエッチングして、容量領域（誘電体膜の形成領域）に
誘電体膜２９を形成する。
【０００５】次に、図３（ｃ）に示すように、レジスト
マスクにより下部電極３０を形成し、下部電極３０と上
部電極２６の表面を被覆するように層間絶縁膜３１を形
成する。その後、ＲＩＥにより下部電極３０と上部電極
２６の表面が露出されるようにヴィアホール３２ａ、３
２ｂを層間絶縁膜３１に形成し、続いてこれらのヴィア
ホール３２ａ、３２ｂ中にタングステン等の金属を埋め
込み、金属プラグ３３ａ、３３ｂを形成する。最後に、
全面に上部配線用金属層を堆積後、パターニングして上
部電極引き出し配線３４ａと下部電極引き出し配線３４
ｂを形成することによって、従来のＭＩＭ型容量が形成
される。
マスクにより下部電極３０を形成し、下部電極３０と上
部電極２６の表面を被覆するように層間絶縁膜３１を形
成する。その後、ＲＩＥにより下部電極３０と上部電極
２６の表面が露出されるようにヴィアホール３２ａ、３
２ｂを層間絶縁膜３１に形成し、続いてこれらのヴィア
ホール３２ａ、３２ｂ中にタングステン等の金属を埋め
込み、金属プラグ３３ａ、３３ｂを形成する。最後に、
全面に上部配線用金属層を堆積後、パターニングして上
部電極引き出し配線３４ａと下部電極引き出し配線３４
ｂを形成することによって、従来のＭＩＭ型容量が形成
される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＩＭ型容量の製造方法では、図３（ｂ）の工程に
おいて、上部電極２６をマスクとして誘電体膜２４をＣ
Ｆ4、ＣＨＦ3およびＡｒ等の混合ガスを用いたＲＩＥに
より加工して容量領域の誘電体膜２９を形成する。この
際に、誘電体膜２９のエッジ３５に加工不良が発生し
た。図４は、この加工不良を説明するためのエッジ３５
の拡大図である。
来のＭＩＭ型容量の製造方法では、図３（ｂ）の工程に
おいて、上部電極２６をマスクとして誘電体膜２４をＣ
Ｆ4、ＣＨＦ3およびＡｒ等の混合ガスを用いたＲＩＥに
より加工して容量領域の誘電体膜２９を形成する。この
際に、誘電体膜２９のエッジ３５に加工不良が発生し
た。図４は、この加工不良を説明するためのエッジ３５
の拡大図である。
【０００７】例えば、図４（ａ）に示されるように、Ｒ
ＩＥの異方性エッチングが強いと誘電体膜２９のエッジ
３５にエッチングダメージ３６が入ってしまう。一方、
このエッチングダメージ３６を防ぐために等方性エッチ
ングを行うと、図４（ｂ）に示されるように、誘電体膜
２９のエッジ３５からサイドエッチ３７が入ってしま
う。
ＩＥの異方性エッチングが強いと誘電体膜２９のエッジ
３５にエッチングダメージ３６が入ってしまう。一方、
このエッチングダメージ３６を防ぐために等方性エッチ
ングを行うと、図４（ｂ）に示されるように、誘電体膜
２９のエッジ３５からサイドエッチ３７が入ってしま
う。
【０００８】前者の場合、容量部を構成する誘電体膜２
９のエッジ３５に直接ダメージが入るので、リーク電流
が増加して誘電体膜２９の耐圧不良の原因になり、信頼
性に悪影響を及ぼすという問題があった。一方、後者の
場合、サイドエッチ３７が入った分だけ誘電体膜２９の
容量値が減少（変動）するので、容量値にばらつきが生
じて高精度なＭＩＭ型容量を形成することができないと
いう問題があった。また、この場合でも少なからずエッ
チングダメージは入ると考えられる。
９のエッジ３５に直接ダメージが入るので、リーク電流
が増加して誘電体膜２９の耐圧不良の原因になり、信頼
性に悪影響を及ぼすという問題があった。一方、後者の
場合、サイドエッチ３７が入った分だけ誘電体膜２９の
容量値が減少（変動）するので、容量値にばらつきが生
じて高精度なＭＩＭ型容量を形成することができないと
いう問題があった。また、この場合でも少なからずエッ
チングダメージは入ると考えられる。
【０００９】本発明は上記従来の問題点を解決するもの
で、信頼性に優れ、高精度なＭＩＭ型容量を有する半導
体装置およびその製造方法を提供することを目的とす
る。
で、信頼性に優れ、高精度なＭＩＭ型容量を有する半導
体装置およびその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、静電容量素子を有する半
導体装置において、半導体基板上に形成された下部電極
と、下部電極上に形成された誘電体膜と、誘電体膜上に
形成された第１の導体層からなる上部電極と、上部電極
の側壁に形成された第１の絶縁膜からなるサイドウォー
ルとを備えたことを特徴とする。
めに、本発明の半導体装置は、静電容量素子を有する半
導体装置において、半導体基板上に形成された下部電極
と、下部電極上に形成された誘電体膜と、誘電体膜上に
形成された第１の導体層からなる上部電極と、上部電極
の側壁に形成された第１の絶縁膜からなるサイドウォー
ルとを備えたことを特徴とする。
【００１１】この構成によると、上部電極の側壁に形成
したサイドウォールがエッチングの際に誘電体膜を保護
するので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止でき、容量
値のばらつきを低減し、かつ信頼性を向上させることが
できる。
したサイドウォールがエッチングの際に誘電体膜を保護
するので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止でき、容量
値のばらつきを低減し、かつ信頼性を向上させることが
できる。
【００１２】上記の半導体装置において、容量領域（誘
電体膜の形成領域）は、上部電極にサイドウォールを加
えた領域であることが好ましい。
電体膜の形成領域）は、上部電極にサイドウォールを加
えた領域であることが好ましい。
【００１３】さらに、上記の半導体装置において、誘電
体膜と第１の絶縁膜とが同一の絶縁膜であることが好ま
しい。
体膜と第１の絶縁膜とが同一の絶縁膜であることが好ま
しい。
【００１４】さらに、上記の半導体装置において、下部
電極は、半導体基板上に第２の絶縁膜を介して形成され
た第２の導体層からなることが好ましい。
電極は、半導体基板上に第２の絶縁膜を介して形成され
た第２の導体層からなることが好ましい。
【００１５】また、本発明の半導体装置の製造方法は、
静電容量素子を有する半導体装置の製造方法において、
半導体基板上に誘電体膜と第１の導体層とを順次堆積す
る工程（ａ）と、第１の導体層を選択的にエッチングし
て上部電極を形成する工程（ｂ）と、誘電体膜と上部電
極との表面に第１の絶縁膜を堆積する工程（ｃ）と、第
１の絶縁膜を異方性エッチングして上部電極の側壁にサ
イドウォールを形成する工程（ｄ）と、上部電極とサイ
ドウォールとをマスクにして誘電体膜をエッチングする
工程（ｅ）とを備えたことを特徴とする。
静電容量素子を有する半導体装置の製造方法において、
半導体基板上に誘電体膜と第１の導体層とを順次堆積す
る工程（ａ）と、第１の導体層を選択的にエッチングし
て上部電極を形成する工程（ｂ）と、誘電体膜と上部電
極との表面に第１の絶縁膜を堆積する工程（ｃ）と、第
１の絶縁膜を異方性エッチングして上部電極の側壁にサ
イドウォールを形成する工程（ｄ）と、上部電極とサイ
ドウォールとをマスクにして誘電体膜をエッチングする
工程（ｅ）とを備えたことを特徴とする。
【００１６】この構成によると、上部電極の側壁にサイ
ドウォールを形成した後に、これをマスクにして自己整
合的に誘電体膜をエッチングするので、上部電極のエッ
ジ直下の誘電体膜にサイドエッチやエッチングダメージ
が入ることを防止でき、容量値のばらつきを低減すると
ともに、信頼性を向上させることができる。
ドウォールを形成した後に、これをマスクにして自己整
合的に誘電体膜をエッチングするので、上部電極のエッ
ジ直下の誘電体膜にサイドエッチやエッチングダメージ
が入ることを防止でき、容量値のばらつきを低減すると
ともに、信頼性を向上させることができる。
【００１７】上記の半導体装置の製造方法において、工
程（ｅ）では、容量領域（誘電体膜の形成領域）のみに
誘電体膜を自己整合的に形成することが好ましい。
程（ｅ）では、容量領域（誘電体膜の形成領域）のみに
誘電体膜を自己整合的に形成することが好ましい。
【００１８】さらに、上記の半導体装置の製造方法にお
いて、誘電体膜と第１の絶縁膜とが同一の絶縁膜であ
り、工程（ｄ）と工程（ｅ）とを同一のエッチング条件
で一貫して処理することが好ましい。
いて、誘電体膜と第１の絶縁膜とが同一の絶縁膜であ
り、工程（ｄ）と工程（ｅ）とを同一のエッチング条件
で一貫して処理することが好ましい。
【００１９】さらに、上記の半導体装置の製造方法にお
いて、工程（ａ）の前に、半導体基板上に第２の絶縁膜
を形成する工程（ｆ）と、第２の絶縁膜上に第２の導体
層を堆積する工程（ｇ）とを備え、さらに、工程（ｅ）
の後に、第２の導体層を選択的にエッチングして下部電
極を形成する工程（ｈ）とを備えたことが好ましい。
いて、工程（ａ）の前に、半導体基板上に第２の絶縁膜
を形成する工程（ｆ）と、第２の絶縁膜上に第２の導体
層を堆積する工程（ｇ）とを備え、さらに、工程（ｅ）
の後に、第２の導体層を選択的にエッチングして下部電
極を形成する工程（ｈ）とを備えたことが好ましい。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１（ａ）〜（ｄ）
と図２（ａ）〜（ｃ）は、本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図である。
て、図面を参照しながら説明する。図１（ａ）〜（ｄ）
と図２（ａ）〜（ｃ）は、本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図である。
【００２１】まず、図１（ａ）に示すように、シリコン
単結晶からなる半導体基板１上に膜厚が１０００ｎｍ程
度のシリコン酸化膜２（第２の絶縁膜）を形成した後、
続いて全面に下部電極用金属層３（第２の導体層）を堆
積する。この下部電極用金属層３は、ＴｉＮ（３０ｎ
ｍ）／ＡｌＣｕ（６００ｎｍ）／ＴｉＮ（１００ｎｍ）
／Ｔｉ（３０ｎｍ）を連続スパッタ法にて堆積した積層
膜である。その後、下部電極用金属層３の全面上にプラ
ズマＣＶＤ法により膜厚が１００ｎｍ程度の第１のプラ
ズマシリコン窒化膜４（誘電体膜で、以下ｐ−ＳｉＮ膜
と言う）を堆積し、続いて上部電極用金属層５（第１の
導体層）を堆積する。この上部電極用金属層５は、Ｔｉ
Ｎ（３０ｎｍ）／ＡｌＣｕ（１００ｎｍ）／ＴｉＮ（３
０ｎｍ）を連続スパッタ法にて堆積した積層膜である。
単結晶からなる半導体基板１上に膜厚が１０００ｎｍ程
度のシリコン酸化膜２（第２の絶縁膜）を形成した後、
続いて全面に下部電極用金属層３（第２の導体層）を堆
積する。この下部電極用金属層３は、ＴｉＮ（３０ｎ
ｍ）／ＡｌＣｕ（６００ｎｍ）／ＴｉＮ（１００ｎｍ）
／Ｔｉ（３０ｎｍ）を連続スパッタ法にて堆積した積層
膜である。その後、下部電極用金属層３の全面上にプラ
ズマＣＶＤ法により膜厚が１００ｎｍ程度の第１のプラ
ズマシリコン窒化膜４（誘電体膜で、以下ｐ−ＳｉＮ膜
と言う）を堆積し、続いて上部電極用金属層５（第１の
導体層）を堆積する。この上部電極用金属層５は、Ｔｉ
Ｎ（３０ｎｍ）／ＡｌＣｕ（１００ｎｍ）／ＴｉＮ（３
０ｎｍ）を連続スパッタ法にて堆積した積層膜である。
【００２２】なお、本実施形態において、誘電体膜と上
部電極用金属層とは一例であって、誘電体膜の形成には
ｐ−ＳｉＮ膜の他に、プラズマＴＥＯＳ膜またはプラズ
マシリコン酸化膜等を用いてもよく、上部電極用金属層
形成にはＴｉＮ／ＡｌＣｕ／ＴｉＮの積層膜の他に、Ａ
ｌＣｕ単層膜、ＴｉＮ単層膜またはＷＳｉ2単層膜等を
用いてもよい。誘電体膜は誘電性材料、金属層は導電性
材料をなすものであれば膜種およびその膜厚を変えても
何ら問題ない。
部電極用金属層とは一例であって、誘電体膜の形成には
ｐ−ＳｉＮ膜の他に、プラズマＴＥＯＳ膜またはプラズ
マシリコン酸化膜等を用いてもよく、上部電極用金属層
形成にはＴｉＮ／ＡｌＣｕ／ＴｉＮの積層膜の他に、Ａ
ｌＣｕ単層膜、ＴｉＮ単層膜またはＷＳｉ2単層膜等を
用いてもよい。誘電体膜は誘電性材料、金属層は導電性
材料をなすものであれば膜種およびその膜厚を変えても
何ら問題ない。
【００２３】次に、図１（ｂ）に示すように、上部電極
用金属層５上にレジスト膜（図示せず）のパターニング
を行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを
用いたＲＩＥにより、上部電極用金属層５をエッチング
して容量領域（誘電体膜の形成領域）に上部電極６を形
成する。この時、下地にある第１のｐ−ＳｉＮ膜４の表
面は露出する。その後、レジスト膜を除去する。
用金属層５上にレジスト膜（図示せず）のパターニング
を行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを
用いたＲＩＥにより、上部電極用金属層５をエッチング
して容量領域（誘電体膜の形成領域）に上部電極６を形
成する。この時、下地にある第１のｐ−ＳｉＮ膜４の表
面は露出する。その後、レジスト膜を除去する。
【００２４】次に、図１（ｃ）に示すように、上部電極
６と第１のｐ−ＳｉＮ膜４の表面を被覆するように、膜
厚が１００ｎｍ程度の第２のｐ−ＳｉＮ膜（第１の絶縁
膜）７を堆積する。なお、第１の絶縁膜も膜種およびそ
の膜厚は特に問わない。
６と第１のｐ−ＳｉＮ膜４の表面を被覆するように、膜
厚が１００ｎｍ程度の第２のｐ−ＳｉＮ膜（第１の絶縁
膜）７を堆積する。なお、第１の絶縁膜も膜種およびそ
の膜厚は特に問わない。
【００２５】次に、図１（ｄ）に示すように、レジスト
マスクを用いず、ＣＦ4、ＣＨＦ3およびＡｒ等の混合ガ
スを用いたＲＩＥにより、第２のｐ−ＳｉＮ膜７を全面
エッチングして上部電極６の側壁にサイドウォール８を
形成する。この時、上部電極６と第１のｐ−ＳｉＮ膜４
とが再び露出することになる。続いて、この上部電極６
とサイドウォール８をマスクにして、上記のＲＩＥによ
り容量領域以外の第１のｐ−ＳｉＮ膜４を自己整合的に
エッチングして容量領域に誘電体膜９を形成する。この
ようにして、上部電極６のエッジからサイドウォール８
の幅だけ広がるようにして誘電体膜９が形成される。こ
の場合、サイドウォール８の幅は第１の絶縁膜７の膜厚
とほぼ等しく、０．１μｍ程度になる。また、上記の第
１の絶縁膜７と誘電体膜４のエッチングは一貫工程で行
うことができる。すなわち、誘電体膜４と第１の絶縁膜
７とが同一の絶縁膜であれば、エッチングの条件設定が
容易にできるために好ましい。
マスクを用いず、ＣＦ4、ＣＨＦ3およびＡｒ等の混合ガ
スを用いたＲＩＥにより、第２のｐ−ＳｉＮ膜７を全面
エッチングして上部電極６の側壁にサイドウォール８を
形成する。この時、上部電極６と第１のｐ−ＳｉＮ膜４
とが再び露出することになる。続いて、この上部電極６
とサイドウォール８をマスクにして、上記のＲＩＥによ
り容量領域以外の第１のｐ−ＳｉＮ膜４を自己整合的に
エッチングして容量領域に誘電体膜９を形成する。この
ようにして、上部電極６のエッジからサイドウォール８
の幅だけ広がるようにして誘電体膜９が形成される。こ
の場合、サイドウォール８の幅は第１の絶縁膜７の膜厚
とほぼ等しく、０．１μｍ程度になる。また、上記の第
１の絶縁膜７と誘電体膜４のエッチングは一貫工程で行
うことができる。すなわち、誘電体膜４と第１の絶縁膜
７とが同一の絶縁膜であれば、エッチングの条件設定が
容易にできるために好ましい。
【００２６】次に、図２（ａ）に示すように、容量領域
を含む下部電極用金属層３上にレジスト膜（図示せず）
のパターニングを行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3
等の混合ガスを用いたＲＩＥにより下部電極１０を形成
する。この時、図示していないが、集積回路中の素子電
極と下部配線が同時に形成される。その後、レジスト膜
を除去する。
を含む下部電極用金属層３上にレジスト膜（図示せず）
のパターニングを行い、Ｃｌ2、ＢＣｌ3およびＣＨＦ3
等の混合ガスを用いたＲＩＥにより下部電極１０を形成
する。この時、図示していないが、集積回路中の素子電
極と下部配線が同時に形成される。その後、レジスト膜
を除去する。
【００２７】次に、図２（ｂ）に示すように、上部電極
６、サイドウォール８、誘電体膜９および下部電極１０
を含む半導体基板１上に層間絶縁膜１１を堆積した後、
レジストエッチバック法やＣＭＰ法を用いて層間絶縁膜
１１を平坦化する。その後、上部電極６と下部電極１０
を上部配線に接続するため、層間絶縁膜１１上にレジス
ト膜（図示せず）のパターニングを行い、ＣＦ4、ＣＨ
Ｆ3およびＡｒ等の混合ガスを用いたＲＩＥによりヴィ
アホール１２ａ、１２ｂを形成する。この時、図示して
いないが、集積回路中の素子電極と下部配線に接続する
ヴィアホールが同時に形成される。その後、レジスト膜
を除去する。
６、サイドウォール８、誘電体膜９および下部電極１０
を含む半導体基板１上に層間絶縁膜１１を堆積した後、
レジストエッチバック法やＣＭＰ法を用いて層間絶縁膜
１１を平坦化する。その後、上部電極６と下部電極１０
を上部配線に接続するため、層間絶縁膜１１上にレジス
ト膜（図示せず）のパターニングを行い、ＣＦ4、ＣＨ
Ｆ3およびＡｒ等の混合ガスを用いたＲＩＥによりヴィ
アホール１２ａ、１２ｂを形成する。この時、図示して
いないが、集積回路中の素子電極と下部配線に接続する
ヴィアホールが同時に形成される。その後、レジスト膜
を除去する。
【００２８】次に、図２（ｃ）に示すように、ヴィアホ
ール１２ａ、１２ｂと層間絶縁膜１１上に、スパッタ法
によりバリアメタルになるＴｉＮ（１００ｎｍ）／Ｔｉ
（３０ｎｍ）層と、続けてＣＶＤ法によりプラグになる
タングステン（７００ｎｍ）層とを堆積する。その後、
これらをヴィアホール１２ａ、１２ｂ内に埋め込むよう
にエッチバックして、上部電極６と下部電極１０に接続
する金属プラグ１３ａ、１３ｂ（第３の金属層）を形成
する。最後に、金属プラグ１３ａ、１３ｂと層間絶縁膜
１１上に上部配線用金属層（第４の金属層）を堆積した
後、レジスト膜（図示せず）のパターニングを行い、Ｃ
ｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを用いたＲＩ
Ｅにより、上部電極引き出し配線１４ａと下部電極引き
出し配線１４ｂを形成する。この時、図示していない
が、集積回路中の上部配線が同時に形成される。その
後、レジスト膜を除去すると、本実施形態のＭＩＭ型容
量が形成される。
ール１２ａ、１２ｂと層間絶縁膜１１上に、スパッタ法
によりバリアメタルになるＴｉＮ（１００ｎｍ）／Ｔｉ
（３０ｎｍ）層と、続けてＣＶＤ法によりプラグになる
タングステン（７００ｎｍ）層とを堆積する。その後、
これらをヴィアホール１２ａ、１２ｂ内に埋め込むよう
にエッチバックして、上部電極６と下部電極１０に接続
する金属プラグ１３ａ、１３ｂ（第３の金属層）を形成
する。最後に、金属プラグ１３ａ、１３ｂと層間絶縁膜
１１上に上部配線用金属層（第４の金属層）を堆積した
後、レジスト膜（図示せず）のパターニングを行い、Ｃ
ｌ2、ＢＣｌ3およびＣＨＦ3等の混合ガスを用いたＲＩ
Ｅにより、上部電極引き出し配線１４ａと下部電極引き
出し配線１４ｂを形成する。この時、図示していない
が、集積回路中の上部配線が同時に形成される。その
後、レジスト膜を除去すると、本実施形態のＭＩＭ型容
量が形成される。
【００２９】以上のように、本実施形態によれば、上部
電極６の側壁にサイドウォール８を形成し、それらをマ
スクに誘電体膜４をエッチングして容量領域のみに誘電
体膜９を形成しているので、従来例とは異なり、上部電
極６のエッジ直下の誘電体膜９にはサイドエッチもエッ
チングダメージも入らない。すなわち、サイドウォール
８が上部電極６のエッジ直下の誘電体膜９を保護するの
で、エッチングダメージによるリーク電流は増加せず誘
電体膜９の耐圧不良は発生しない。また、サイドエッチ
による寸法ばらつきはなくなり、容量領域の面積は上部
電極６の寸法だけで決定されるので、容量値のばらつき
は低減される。したがって、信頼性に優れ、高精度なＭ
ＩＭ型容量を形成することができる。
電極６の側壁にサイドウォール８を形成し、それらをマ
スクに誘電体膜４をエッチングして容量領域のみに誘電
体膜９を形成しているので、従来例とは異なり、上部電
極６のエッジ直下の誘電体膜９にはサイドエッチもエッ
チングダメージも入らない。すなわち、サイドウォール
８が上部電極６のエッジ直下の誘電体膜９を保護するの
で、エッチングダメージによるリーク電流は増加せず誘
電体膜９の耐圧不良は発生しない。また、サイドエッチ
による寸法ばらつきはなくなり、容量領域の面積は上部
電極６の寸法だけで決定されるので、容量値のばらつき
は低減される。したがって、信頼性に優れ、高精度なＭ
ＩＭ型容量を形成することができる。
【００３０】また、本実施形態では、新たなマスクを使
用することなく、上部電極の側壁に形成されたサイドウ
ォールを利用して自己整合的に容量領域に誘電体膜を形
成するので、通常のプロセスで用いられる誘電体膜加工
用のリソグラフィー工程は不要であり、工程削減のメリ
ットがある。
用することなく、上部電極の側壁に形成されたサイドウ
ォールを利用して自己整合的に容量領域に誘電体膜を形
成するので、通常のプロセスで用いられる誘電体膜加工
用のリソグラフィー工程は不要であり、工程削減のメリ
ットがある。
【００３１】なお、本実施形態において、誘電体膜と第
１の絶縁膜とは同一の絶縁膜を用いて説明したが、異な
る絶縁膜を用いても本発明の効果が得られるのは言うま
でもない。また、本発明はＭＩＭ型容量に限定されるも
のではなく、他の構造のＭＯＳ型やＭＮＳ型の容量に適
用しても本発明の効果は得られる。
１の絶縁膜とは同一の絶縁膜を用いて説明したが、異な
る絶縁膜を用いても本発明の効果が得られるのは言うま
でもない。また、本発明はＭＩＭ型容量に限定されるも
のではなく、他の構造のＭＯＳ型やＭＮＳ型の容量に適
用しても本発明の効果は得られる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば、上部電極の側壁にサイ
ドウォールを形成後、自己整合的に誘電体膜を加工して
いるので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止できるの
で、信頼性に優れ、高精度なＭＩＭ型容量を実現するこ
とができる。
置およびその製造方法によれば、上部電極の側壁にサイ
ドウォールを形成後、自己整合的に誘電体膜を加工して
いるので、上部電極のエッジ直下の誘電体膜にサイドエ
ッチやエッチングダメージが入ることを防止できるの
で、信頼性に優れ、高精度なＭＩＭ型容量を実現するこ
とができる。
【図１】（ａ）〜（ｄ）は本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図
ＩＭ型容量の製造工程を示す断面図
【図２】（ａ）〜（ｃ）は本発明の実施形態におけるＭ
ＩＭ型容量の製造工程を示す断面図
ＩＭ型容量の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は従来のＭＩＭ型容量の製造工
程を示す断面図
程を示す断面図
【図４】（ａ）、（ｂ）は従来のＭＩＭ型容量における
誘電体膜のエッジの拡大図
誘電体膜のエッジの拡大図
１ 半導体基板
２ 第２の絶縁膜
３ 第２の導体層（下部電極用金属層）
４ 誘電体膜（第１のｐ−ＳｉＮ膜）
５ 第１の導体層（上部電極用金属層）
６ 上部電極
７ 第１の絶縁膜（第２のｐ−ＳｉＮ膜）
８ サイドウォール
９ 誘電体膜（容量領域）
１０ 下部電極
１１ 層間絶縁膜
１２ａ、１２ｂ ヴィアホール
１３ａ、１３ｂ 金属プラグ
１４ａ 上部電極引き出し配線
１４ｂ 下部電極引き出し配線
２１ 半導体基板
２２ 絶縁膜
２３ 下部電極用金属層
２４ 誘電体膜
２６ 上部電極
２９ 誘電体膜（容量領域）
３０ 下部電極
３１ 層間絶縁膜
３２ａ、３２ｂ ヴィアホール
３３ａ、３３ｂ 金属プラグ
３４ａ 上部電極引き出し配線
３４ｂ 下部電極引き出し配線
３５ 誘電体膜のエッジ
３６ エッチングダメージ
３７ サイドエッチ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH07 HH09 HH18 HH28 HH33
JJ18 JJ19 JJ33 KK09 KK18
KK19 KK33 MM08 PP06 PP15
QQ08 QQ09 QQ13 QQ31 QQ37
QQ48 RR04 RR06 SS04 SS15
TT06 VV10
5F038 AC05 AC17 EZ14 EZ15 EZ20
Claims (8)
- 【請求項１】 静電容量素子を有する半導体装置におい
て、 半導体基板上に形成された下部電極と、前記下部電極上
に形成された誘電体膜と、前記誘電体膜上に形成された
第１の導体層からなる上部電極と、前記上部電極の側壁
に形成された第１の絶縁膜からなるサイドウォールとを
備えたことを特徴とする半導体装置。 - 【請求項２】 容量領域（誘電体膜の形成領域）は、前
記上部電極に前記サイドウォールを加えた領域であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記誘電体膜と前記第１の絶縁膜とが同
一の絶縁膜であることを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 前記下部電極は、前記半導体基板上に第
２の絶縁膜を介して形成された第２の導体層からなるこ
とを特徴とする請求項１〜３の何れか１項に記載の半導
体装置。 - 【請求項５】 静電容量素子を有する半導体装置の製造
方法において、 半導体基板上に誘電体膜と第１の導体層とを順次堆積す
る工程（ａ）と、 前記第１の導体層を選択的にエッチングして上部電極を
形成する工程（ｂ）と、 前記誘電体膜と前記上部電極との表面に第１の絶縁膜を
堆積する工程（ｃ）と、 前記第１の絶縁膜を異方性エッチングして前記上部電極
の側壁にサイドウォールを形成する工程（ｄ）と、 前記上部電極と前記サイドウォールとをマスクにして前
記誘電体膜をエッチングする工程（ｅ）とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 前記工程（ｅ）では、容量領域（誘電体
膜の形成領域）のみに前記誘電体膜を自己整合的に形成
することを特徴とする請求項５に記載の半導体装置の製
造方法。 - 【請求項７】 前記誘電体膜と前記第１の絶縁膜とが同
一の絶縁膜であり、 前記工程（ｄ）と前記工程（ｅ）とを同一のエッチング
条件で一貫して処理することを特徴とする請求項５また
は６に記載の半導体装置の製造方法。 - 【請求項８】 前記工程（ａ）の前に、前記半導体基板
上に第２の絶縁膜を形成する工程（ｆ）と、前記第２の
絶縁膜上に第２の導体層を堆積する工程（ｇ）とを備
え、 さらに、前記工程（ｅ）の後に、前記第２の導体層を選
択的にエッチングして下部電極を形成する工程（ｈ）と
を備えたことを特徴とする請求項５〜７の何れか１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058231A JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058231A JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258108A true JP2003258108A (ja) | 2003-09-12 |
Family
ID=28668249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002058231A Pending JP2003258108A (ja) | 2002-03-05 | 2002-03-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258108A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
| US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
-
2002
- 2002-03-05 JP JP2002058231A patent/JP2003258108A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140850A (ja) * | 2006-11-30 | 2008-06-19 | Rohm Co Ltd | 半導体装置 |
| US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
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