KR20000007467A - 반도체장치의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 스택구조의 하부전극을 형성한 다음 그 표면에 다수의 불규칙한 점상으로 절연물질을 입힌 후, 이 점상으로 입혀진 절연물질을 마스크로 하여 하부전극을 전기분해함으로써 다수의 불규칙한 돌기를 갖는 하부전극을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 하부전극 표면에 다수의 불규칙한 돌기를 가짐으로써 전극의 유효표면적을 최대한 넓힐 수 있고, 특히 식각이 아닌 전기분해를 이용함으로써 식각이 어려운 백금족 금속을 전극으로 사용하는 강유전체 커패시터에도 적용가능하다.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화로 인하여 좁은 면적에서 큰 커패시턴스를 갖는 커패시터가 요구되고 있다. 이를 위해 커패시터 전극의 유효표면적을 넓히기 위한 실린더(cylinder)형 전극, 핀(fin)형 전극등 전극의 입체화가 행해지고 있다.
그러나, 이러한 전극의 입체화는 소자가 더욱 고집적화함에 따라 한계가 있어, PZT((Pb,Zr)TiO3)나 BST((Ba,Sr)TiO3)와 같은 고유전 물질을 유전막의 재료로 사용하는 방안이 제시되고 있다. 이러한 고유전 물질은 수백 내지 1000 정도의 큰 유전율을 가지고 있어, 통상적인 기존의 유전막인 실리콘 산화막(SiO2)이나 실리콘 질화막(Si3N4), 또는 이들의 조합인 NO(Si3N4/SiO2)막이나 ONO(SiO2/Si3N4/SiO2)막에 비해 유전율이 수백배 이상으로, 기존의 유전막을 사용하는 커패시터의 경우처럼 복잡한 전극 구조를 갖지 않더라도 동일한 커패시턴스를 얻을 수 있다. 또한, 이러한 고유전 물질을 유전막으로 사용할 때는 고온에서 내산화성이 좋은 백금(Pt), 이리듐(Ir), 루테듐(Ru) 등의 백금족 금속을 전극물질로 사용하는데, 이 백금족 금속은 식각이 어렵다는 문제가 있다. 따라서 통상의 강유전체 커패시터는 전극의 구조를 단순한 스택(stack)형으로 제조하는 것이 일반적이었다.
그러나, 점점 가속화하는 반도체 소자의 고집적화는 이러한 강유전체 커패시터에 있어서도 좁은 면적에서 더욱 크고 안정된 커패시턴스를 요구하고 있어 전극의 유효표면적을 넓혀야 할 필요성에 직면하게 되었다.
단순한 스택구조의 전극을 갖는 강유전체 커패시터에서 이러한 요구에 부응하기 위해서, 종래에는 전극의 높이를 최대한 증가시킴으로써 전극의 유효표면적을 증가시키는 방법을 사용해 왔다. 그러나, 전극을 소정 높이(백금 전극의 경우 3000Å 정도) 이상으로 높이면, 전술한 바와 같이 백금족 금속의 식각이 어렵기 때문에 그 식각 기울기가 낮게 되고, 그 결과 도1에 도시된 바와 같이 인접한 하부전극(180)의 분리가 어려워지고 그 간격이 소정(위의 경우 0.3㎛ 정도) 이하가 되면 서로 붙어버리게 된다(도1의 A).
본 발명이 이루고자 하는 기술적 과제는, 특히 백금족 금속을 전극으로 사용하는 커패시터에도 적용가능한, 반도체 장치의 커패시터 제조방법을 제공하는 데 있다.
도 1은 종래의 방법에 의해 제조된 커패시터를 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 제조된 커패시터의 단면도이다.
도 3a 내지 도 10b는 본 발명의 실시예에 따른 커패시터의 제조방법을 설명하기 위한 도면들이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 커패시터 제조방법은, 스택구조의 하부전극을 형성한 다음 그 표면에 다수의 불규칙한 점상으로 절연물질을 입힌 후, 이 점상으로 입혀진 절연물질을 마스크로 하여 전기분해방법으로 표면에 다수의 불규칙한 돌기를 갖는 하부전극을 형성하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 하부전극 표면에 다수의 불규칙한 점상으로 입혀지는 절연물질은 BST이고, 점상으로 입히는 과정은, 먼저 하부전극 표면에 BST를 화학기상증착법으로 다수의 불규칙한 엠보싱을 형성하도록 증착한 후, 엠보싱된 부분만 남기고 BST를 제거함으로써 다수의 불규칙한 점상으로 입히는 것을 특징으로 한다.
또한, 점상으로 입혀진 절연물질을 마스크로 하여 전기분해방법으로 하부전극 표면에 돌기를 형성하는 과정은, 절연물질이 점상으로 입혀진 하부전극을 포함하는 반도체 웨이퍼를 전기도금장치의 양극에 연결하고 소정 시간 전해질 용액에 담금으로써, 절연물질이 입혀지지 않은 부분의 하부전극이 녹아서, 절연물질이 점상으로 입혀진 부분이 하부전극의 표면에 돌기로 형성되는 것을 특징으로 한다.
그리고, 유전막의 재료로는 Ta2O5, SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12또는 Al2O3를 사용할 수 있으며, 하부전극의 재료로는 백금족 금속, 백금족 금속의 산화물 또는 백금족 금속의 합금을 사용할 수 있다.
이상과 같이, 본 발명은 하부전극에 다수의 불규칙한 점상으로 절연물질을 입힌 후 이를 마스크로 하여 전기분해하여 하부전극 표면에 다수의 불규칙한 돌기를 형성함으로써, 하부전극의 유효표면적을 넓힐 수 있고, 특히 식각이 어려운 백금족 금속전극에도 적용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 커패시터의 제조방법을 설명한다.
먼저, 도2a 및 도2b는 각각 본 발명의 일실시예 및 다른 실시예에 따라 제조된 반도체 장치의 커패시터를 도시한 단면도이다. 도2a에 도시된 커패시터는, 소자분리막(110), 게이트 전극(120), 비트라인(130), 절연막(140) 등이 형성된 반도체 기판(100) 위에, 컨택플러그(150)을 통하여 반도체 기판(100)과 연결되는 하부전극(210), 유전막(400) 및 상부전극(500)을 포함하여 구성된다. 또한, 도시된 바와 같이, 컨택플러그(150)와 하부전극(210) 사이에 장벽층(160)을 둘 수도 있다.
여기서, 하부전극(210)의 형상은, 도시된 바와 같이, 그 표면에 다수의 불규칙한 돌기를 갖는다. 그리고, 하부전극(210)의 표면에 얇게 증착된 유전막(400) 및 유전막(400) 위에 증착된 상부전극(500)의 형상도 돌기를 갖는 하부전극(210)의 형상에 따라 돌기를 갖거나 요철이 있어, 상하부전극의 접촉면적이 단순한 스택구조의 커패시터보다 훨씬 더 크게 된다.
도2b에 도시된 커패시터도 도2a에 도시된 커패시터와 마찬가지의 하부구조(반도체 기판(100) 내지 컨택플러그(150)) 위에, 상하부전극(211,501) 및 유전막(401)을 포함하여 구성된다. 다만, 도2a에 도시된 커패시터와 다른 점은, 하부전극(211)의 윗면만이 돌기를 갖고 있고 측면은 인접한 하부전극들을 분리하는 역할을 하는 절연물질로 이루어진 하부전극 분리막(180)과 접하고 있다는 점이다. 그리고, 도2b에 도시된 바와 같이 장벽층(161)을 포함할 수 있는데, 이 장벽층(161)은 도2a와 같이 하부전극(211)과 컨택플러그(150) 사이에 위치할 수도 있다. 또한, 하부구조의 절연막(140)과 하부전극 분리막(180) 사이에 절연막(140)과 하부전극 분리막(180)의 부착특성을 좋게 하기 위하여, 접착층(170)을 형성할 수 있다.
그러면, 본 발명의 실시예에 따른 커패시터의 제조방법을 설명한다. 도3a 내지 도10b는 그 과정을 도시한 도면들로서, 편의상 상기 장벽층(160,161) 및 접착층(170)은 생략하였다. 또한, 그 위에 커패시터가 형성되는 하부구조(반도체 기판(100) 내지 컨택플러그(150))는 통상의 방법으로 형성되므로 도시 및 설명을 생략한다.
먼저, 도2a에 도시된 커패시터를 제조하기 위해, 도3a와 같이 절연막(140) 및 컨택플러그(150) 위에 하부전극이 되는 물질층을 적층하고 식각하여 하부전극 패턴(200)을 형성한다. 이때 하부전극 물질은 백금족 금속으로서, 인접한 다른 하부전극과 식각에 의하여 충분히 분리가 될 수 있는 정도의 두께로 증착한다.
한편, 도2b에 도시된 커패시터를 제조하기 위하여는, 도3a와 같이 절연막(140) 및 컨택플러그(150) 위에 곧바로 하부전극 물질층을 적층하지 않고, 도3b와 같이 실리콘 산화막과 같은 절연막을 먼저 적층한 다음, 하부전극이 형성될 부위를 식각하여 컨택플러그(150)를 노출시킴으로써 하부전극 분리막(180)을 형성한다. 이어서, 하부전극 물질층을 적층하고 에치백(etch back)이나 화학기계적 연마(Chemical Mechanical Polishing)로 하부전극 분리막(180)이 노출되도록 하부전극 물질층을 제거하면, 도3b와 같이 하부전극 패턴(201)이 형성된다.
이렇게 하여 하부전극이 형성될 하부전극 패턴(200,201)이 형성되는데, 도3b의 상태에서 하부전극 패턴(201)의 양측에 있는 하부전극 분리막(180)을 마저 제거하면 도3a에서와 같은 하부전극 패턴(200)을 백금족 금속층의 식각과정없이 형성할 수 있다.
도3a 및 도3b와 같은 결과물 전면에 절연물질, 본 실시예에서는 BST를 화학기상증착법에 의하여 증착하되, 도4a 및 도4b에 도시된 바와 같이, 다수의 불규칙한 엠보싱(310,311)을 형성하도록 증착한다. 즉, BST를 유기금속 화학기상증착법(Metal-Organic Chemical Vapor Deposition)에 의하여 기판온도를 450℃ 내지 480℃, 높게는 500℃까지로 하여 증착하면, 도4a 및 도4b에 도시된 바와 같이 평평하게 증착된 영역(320,321) 사이에 군데군데 혹모양으로 엠보싱된 영역들(310,311)이 불규칙하게 존재한다. 이 혹모양의 엠보싱들(310,311)은 평평하게 증착된 영역(320,321)보다 타이타늄(Ti)이 상대적으로 많이 응축된 부분으로서, 그 지름이 수백Å 정도이다.
이어서, 다수의 불규칙한 엠보싱을 형성하도록 증착된 BST층(300,301)을 묽은 불화수소(HF) 용액을 에천트로 하여 습식식각하면, 엠보싱된 영역(310,311)만 남고 평평하게 증착된 영역(320,321)은 제거되어 도5a 및 도5b에 도시된 바와 같이, 불규칙한 점상(330,331)으로 BST가 남고 하부전극 패턴(200,201)이 노출된다.
지금까지의 과정을 수행한 반도체 웨이퍼를 도7에 도시된 바와 같은 전기도금장치에 소정 시간 동안 담가 전기분해를 하면 하부전극 패턴(200,201)이 불규칙하게 녹아 도6a 및 도6b와 같이 다수의 불규칙한 돌기를 갖는 하부전극(210,211)이 얻어진다.
또한, 본 실시예에서는 도7에 도시된 바와 같이 도금의 소스가 되는 양(+)극에 반도체 웨이퍼(71)를 연결하고 전해질 용액(70)에 소정시간 담가 전기분해를 수행함으로써, BST가 점상으로 입혀진 부분(330,331)은 전기분해 되지 않고 BST가 제거된 부분만 선택적으로 전기분해 되어 BST가 점상으로 입혀진 부분이 돌기를 형성하였으나, 반대로 양(+)극에 백금족 금속을 연결하고 반도체 웨이퍼를 음(-)극에 연결하면 BST가 제거된 부분만 도금이 되어 결과적으로 돌기가 형성되도록 할 수도 있다.
이어서, 남은 BST(330,331)를 다시 습식식각으로 제거하면 도8a 및 도8b와 같이 되고, 여기에 BST와 같은 고유전 물질을 유전막(400,401)으로서 증착하면 도9a 및 도9b와 같이 된다. 이때는 전술한 다수의 불규칙한 엠보싱을 형성하도록 증착할 때의 온도범위가 아닌 온도에서 화학기상증착법에 의하여 증착함으로써, 단차 피복성(step coverage)이 좋게 한다.
한편, 본 실시예에서와 같이 점상으로 입혀진 절연물질이 BST이고, 유전막의 재료로 사용되는 물질역시 BST이면 점상으로 남은 BST(330,331)를 제거하는 단계를 생략하고 곧바로 BST를 증착하여도 된다. 다만, 점상으로 입혀진 물질이 유전막의 재료와 다른 물질이거나, 단차 피복성을 좋게 하기 위해서는 점상으로 남은 절연물질을 제거해 주는 것이 좋다.
마지막으로, 도9a 및 도9b의 결과물에 백금족 금속의 상부전극을 증착하면 도10a 및 도10b와 같은 커패시터가 완성된다.
이상 본 발명의 실시예에 대하여, 백금족 금속으로 이루어진 상하부전극과 BST로 이루어진 유전막을 갖는 커패시터를 중심으로 설명하였으나, 본 발명은 백금족 금속의 산화물이나 백금족 금속의 합금으로 이루어진 상하부전극과, BST를 제외한 다른 유전물질 예를 들어, Ta2O5, SrTiO3, (Pb,Zr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12또는 Al2O3로 이루어진 유전막을 갖는 강유전체 커패시터는 물론, 종래의 유전체를 사용하는 통상의 커패시터에도 적용가능함은 명백하다.
이상 상술한 바와 같이, 본 발명에 의한 커패시터 제조방법에 따르면, 하부전극 표면에 다수의 불규칙한 돌기를 가짐으로써 전극의 유효표면적을 최대한 넓힐 수 있고 높은 커패시턴스를 얻을 수 있어 반도체 소자의 고집적화를 이룰 수 있다. 또한, 식각이 아닌 전기분해를 이용함으로써 특히 식각이 어려운 백금족 금속을 전극으로 사용하는 강유전체 커패시터에도 적용가능하다.
Claims (13)
- (a) 스택구조의 하부전극을 형성하는 단계;(b) 상기 하부전극의 전면에 다수의 불규칙한 점상으로 절연물질을 입히는 단계 및(c) 상기 절연물질을 마스크로 하여 전기분해방법으로 상기 하부전극 표면에 다수의 불규칙한 돌기를 만드는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 절연물질은 (Ba,Sr)TiO3로 이루어지고,상기 (b) 단계는,상기 하부전극 전면에 상기 절연물질을 화학기상증착법에 의해 증착하되 다수의 불규칙한 엠보싱을 형성하도록 증착하는 단계; 및상기 증착된 절연물질층을 상기 엠보싱된 부분만 남기고 제거하여 상기 하부전극을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제2항에 있어서, 상기 화학기상증착시의 기판온도는 450℃ 내지 500℃인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 (c) 단계의 전기분해는 상기 절연물질이 점상으로 입혀진 하부전극을 포함하고 있는 반도체 웨이퍼를 전기도금장치의 양(+)극에 연결하고 전해질 용액에 소정 시간동안 담금으로써 상기 절연물질이 입혀지지 않은 부분의 하부전극을 녹이는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 하부전극은 백금족 금속, 백금족 금속의 산화물 또는 백금족 금속의 합금으로 형성된 것을 특징으로 반도체 장치의 커패시터 제조방법.
- (a) 스택구조의 하부전극을 형성하는 단계;(b) 상기 하부전극의 전면에 다수의 불규칙한 엠보싱을 갖도록 (Ba,Sr)TiO3막을 증착하는 단계;(c) 상기 증착된 (Ba,Sr)TiO3막을 상기 엠보싱된 부분만 남기고 제거하여 상기 하부전극을 노출시키는 단계;(d) 상기 엠보싱된 부분만 남은 (Ba,Sr)TiO3막을 마스크로 하여 전기분해방법으로 상기 하부전극 표면에 다수의 불규칙한 돌기를 만드는 단계;(e) 상기 다수의 불규칙한 돌기를 갖는 하부전극 표면에 유전막을 형성하는 단계; 및(f) 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 (a) 단계는,커패시터가 형성될 반도체 기판 상에 하부전극층을 형성하는 단계; 및상기 하부전극층중 하부전극이 형성될 부위만을 남기고 제거하는 단계를 포함하여 상기 스택구조의 하부전극을 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 (a) 단계는,(a1) 커패시터가 형성될 반도체 기판 상에 절연층을 형성하는 단계;(a2) 상기 절연층중 하부전극이 형성될 부위를 제거하여 상기 반도체 기판을 노출시키는 단계;(a3) 상기 (a2) 단계의 결과물 전면에 하부전극층을 형성하는 단계; 및(a4) 상기 하부전극층을 전면식각 또는 화학기계적 연마하여 상기 절연층을 노출시키는 단계를 포함하여 상기 스택구조의 하부전극을 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제8항에 있어서, 상기 (a4) 단계 후에 상기 절연층을 제거하여 상기 반도체 기판을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 (b) 단계는 기판온도 450℃ 내지 500℃의 온도하에서 화학기상증착법에 의하여 상기 (Ba,Sr)TiO3막을 증착하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 (d) 단계의 전기분해는 상기 (c) 단계의 결과물을 포함하고 있는 반도체 웨이퍼를 전기도금장치의 양(+)극에 연결하고 전해질 용액에 소정 시간동안 담금으로써 상기 노출된 부분의 하부전극을 녹이는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3, Bi4Ti3O12및 Al2O3로 이루어진 군중 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제6항에 있어서, 상기 하부전극 또는 상부전극은 백금족 금속, 백금족 금속의 산화물 또는 백금족 금속의 합금으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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|---|---|---|---|
| KR1019980026830A KR20000007467A (ko) | 1998-07-03 | 1998-07-03 | 반도체장치의 커패시터 제조방법 |
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| KR1019980026830A KR20000007467A (ko) | 1998-07-03 | 1998-07-03 | 반도체장치의 커패시터 제조방법 |
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| KR20000007467A true KR20000007467A (ko) | 2000-02-07 |
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ID=19543000
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| KR1019980026830A KR20000007467A (ko) | 1998-07-03 | 1998-07-03 | 반도체장치의 커패시터 제조방법 |
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| KR (1) | KR20000007467A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890716B1 (ko) * | 2000-10-05 | 2009-03-27 | 프리스케일 세미컨덕터, 인크. | 반도체 부품을 제조하는 방법 및 그 반도체 부품 |
-
1998
- 1998-07-03 KR KR1019980026830A patent/KR20000007467A/ko not_active Application Discontinuation
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| KR100890716B1 (ko) * | 2000-10-05 | 2009-03-27 | 프리스케일 세미컨덕터, 인크. | 반도체 부품을 제조하는 방법 및 그 반도체 부품 |
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