KR100364818B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 공정 비용을 줄임과 동시에 공정을 간소화시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상의 제 1 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 금속배선 및 하부전극용 제 1 금속막을 형성하는 단계와, 상기 반도체 기판상에 상기 제 1 금속막의 표면이 소정부분 노출되는 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 유전체막 및 제 3 절연막을 형성하는 단계와, 상기 유전체막의 표면이 소정부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하는 단계와, 상기 노출된 유전체막을 선택적으로 제거하는 단계와, 상기 유전체막 및 제 1 금속막의 표면이 소정부분 노출되도록 제 3, 제 2 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 상부전극 및 금속배선용 제 2 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히 듀얼다마신(Dual Damascene)공정을 사용하여 금속배선과 MIM 구조를 갖는 커패시터를 동시에 제조하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 이중 다마신 공정이 제안되었다.
이러한 이중 다마신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 CVD(Chemical Vapor Deposition)/PVD(Physical Vapor Deposition) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.
한편, 아날로그(analog) 공정에서 사용되는 커패시터는 전압 증가에 따른 커패시턴스(capacitance)의 변화가 없어야 하나, PIP(Poly Insulator Poly) 구조의 커패시터는 듀얼 게이트 옥사이드(dual gate oxide) 공정을 채용함에 따라 게이트의 도핑(doping) 농도가 기존의 기술에서보다 감소하여 전압 증가에 따른 디플레이션(depletion) 증가로 인하여 커패시턴스의 감소가 크게 발생하여 최근에는 이러한 디플레이션이 발생하지 않는 MIM(metal Insulator Metal) 구조를 갖는 커패시터를개발하여 사용하고 있다.
도 1은 일반적인 MIM 구조를 갖는 커패시터를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)이 형성되어 있고, 상기 절연막(12)상에 커패시터의 하부전극용 제 1 금속막(13)이 형성되어 있으며, 상기 제 1 금속막(13)상에 유전체막(14)이 형성되어 있고, 상기 유전체막(14)상에 커패시터의 상부전극용 제 2 금속막(15)이 형성되어 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 절연막(22)을 형성하고, 상기 제 1 절연막(22)상에 하부 전극용 제 1 금속막(23)을 형성하고, 상기 제 1 금속막(23)상에 유전체막(24)을 형성한다.
이어, 상기 유전체막(24)에 포토 및 식각공정을 실시하여 선택적으로 제거하고, 상기 선택적으로 제거된 유전체막(24)상에 상부 전극용 제 2 금속막(25)을 형성한다.
도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 유전체막(24)의 표면이 소정부분 노출되도록 상기 제 2 금속막(25)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이, 상기 선택적으로 제거된 제 2 금속막(25)을 포함한 반도체 기판(21)의 전면에 제 2 절연막(26)을 형성하고, 포토 및 식각공정을 통해 상기 제 2 금속막(25)의 표면이 노출되도록 상기 제 2 절연막(26)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 금속배선용 제 3 금속막(27)을 증착한 후, 상기 제 3 금속막이 상기 콘택홀 내부에만 남도록 전면에 평탄화 공정을 실시한다.
도 3a 내지 도 3e는 종래의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(32)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치를 형성한다.
이어, 상기 트랜치를 포함한 반도체 기판(31)의 전면에 금속배선용 제 1 금속막(33)을 형성하고, 상기 제 1 금속막(33)이 상기 트랜치의 내부에만 남도록 전면에 평탄화 공정을 실시한다.
도 3b에 도시한 바와 같이, 상기 제 1 금속막(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 금속막(33)의 표면이 소정부분 노출되도록 제 2 절연막(34)을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀(35)을 형성한다.
도 3c에 도시한 바와 같이, 상기 콘택홀(35)을 포함한 반도체 기판(31)의 전면에 하부 전극용 제 2 금속막(36)을 형성하고, 상기 제 2 금속막(36)상에 유전체막(37)을 형성한다.
도 3d에 도시한 바와 같이, 상기 유전체막(37)상에 상부전극용 제 3 금속막(38)을 형성하고, 상기 제 2 절연막(34)의 상부 표면을 에칭 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 제 3 금속막(38) 및 유전체막(37) 그리고 제 2 금속막(36)을 차례로 연마하여 이중 다마신 구조를 갖는 콘택홀(35)의 내부에 MIM 구조를 갖는 커패시터를 제조한다.
도 3e에 도시한 바와 같이, 상기 커패시터가 형성된 반도체 기판(31)의 전면에 제 3 절연막(39)을 형성하고, 상기 제 2 금속막(36) 및 제 2 금속막(38)과 전기적으로 연결하기 위해 제 3 절연막(39)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 금속배선용 제 4 금속막(40)을 형성한 후, 상기 콘택홀의 내부에만 남도록 전면에 평탄화 공정을 실시한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, MIM 구조를 갖는 커패시터를 제조하기 위하여 BEOL(Back End Of Line) 공정에 별도의 배선층(layer)의 형성 공정이 추가되므로 별도의 마스크가 필요하고 공정 비용이 증가함과 동시에 공정이 복잡하다.
둘째, 별도의 공정에 의해 커패시터가 형성된 배선층 하부의 배선과 상부의 배선 사이를 연결하기 때문에 콘택 저항이 증가한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 별도의 공정을 추가하여 금속배선을 형성하지 않고 MIM 구조를 갖는 커패시터와 동시에 금속배선을 형성함으로서 공정 비용을 줄이고 공정을 간소화시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 MIM 구조를 갖는 커패시터를 나타낸 구조단면도
도 2a 내지 도 2c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 3a 내지 도 3e는 종래의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 제 1 절연막
43 : 제 1 금속막 44 : 제 2 절연막
45 : 유전체막 46 : 제 3 절연막
47 : 콘택홀 48 : 제 2 금속막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상의 제 1 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 금속배선 및 하부전극용 제 1 금속막을 형성하는 단계와, 상기 반도체 기판상에 상기 제 1 금속막의 표면이 소정부분 노출되는 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 유전체막 및 제 3 절연막을 형성하는 단계와, 상기 유전체막의 표면이 소정부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하는 단계와, 상기 노출된 유전체막을 선택적으로 제거하는 단계와, 상기 유전체막 및 제 1 금속막의 표면이 소정부분 노출되도록 제 3, 제 2 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 상부전극 및 금속배선용 제 2 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(41)상에 제 1 절연막(42)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(42)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트랜치를 형성한다.
이어, 상기 트랜치를 포함한 반도체 기판(41)의 전면에 금속배선과 커패시터의 하부전극용 제 1 금속막(43)을 형성하고, 상기 제 1 금속막(43)이 상기 트랜치의 내부에만 남도록 평탄화 공정을 실시한다.
도 4b에 도시한 바와 같이, 상기 제 1 금속막(43)을 포함한 반도체 기판(41)의 전면에 제 2 절연막(44)을 형성하고, 포토 및 식각공정을 통해 상기 제 1 금속막(43)의 표면이 소정부분 노출되도록 상기 제 2 절연막(44)을 선택적으로 제거한다.
이어, 상기 반도체 기판(41)의 전면에 커패시터의 유전체 및 듀얼 다마신 공정의 에치 스톱(etch stop)용 유전체막(45)을 형성하고, 상기 유전체막(45)상에 제 3 절연막(46)을 형성한다.
도 4c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 유전체막(45)의 표면이 소정부분 노출되도록 상기 제 3 절연막(46)을 선택적으로 제거한다.
도 4d에 도시한 바와 같이, 상기 선택적으로 제거된 제 3 절연막(46)을 마스크로 이용하여 상기 노출된 유전체막(45)을 선택적으로 제거한다.
도 4e에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 3 절연막(46) 및 제 2 절연막(44)을 선택적으로 제거하여 듀얼 다마신 구조를 갖는 콘택홀(47)을 형성한다.
여기서 상기 제 3 절연막(46)이 선택적으로 제거되어 상기 유전체막(45)의표면이 노출된 부분은 커패시터의 하부전극이 형성될 영역이 되고, 상기 제 3 절연막(46) 및 제 2 절연막(44)이 선택적으로 제거된 부분은 하부배선과 상부배선을 연결하는 콘택 영역이다.
도 4f에 도시한 바와 같이, 상기 콘택홀(47)을 포함한 반도체 기판(41)의 전면에 커패시터의 상부 전극 및 금속배선용 제 2 금속막(48)을 형성한 후 평탄화 공정을 진행한다.
이상에서와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, MIM 구조를 갖는 커패시터와 금속배선을 형성할 때 별도의 공정을 통해 금속배선을 형성하지 않고 듀얼 다마신 구조를 이용하여 동시에 형성함으로서 공정을 단순화시킬 수 있고, 이로 인하여 제조 비용을 줄일 수 있다.
Claims (2)
- 반도체 기판상의 제 1 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하는 단계;상기 트랜치의 내부에 금속배선 및 하부전극용 제 1 금속막을 형성하는 단계;상기 반도체 기판상에 상기 제 1 금속막의 표면이 소정부분 노출되는 제 2 절연막을 형성하는 단계;상기 반도체 기판의 전면에 유전체막 및 제 3 절연막을 형성하는 단계;상기 유전체막의 표면이 소정부분 노출되도록 상기 제 3 절연막을 선택적으로 제거하는 단계;상기 노출된 유전체막을 선택적으로 제거하는 단계;상기 유전체막 및 제 1 금속막의 표면이 소정부분 노출되도록 제 3, 제 2 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 콘택홀을 형성하는 단계;상기 콘택홀의 내부에 상부전극 및 금속배선용 제 2 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 유전체막은 이중 다마신 구조를 갖는 콘택홀 형성시 에치 스톱으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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