KR100457226B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000003990 capacitor Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 239000010949 copper Substances 0.000 claims abstract description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052802 copper Inorganic materials 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 9
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 32
- 230000009977 dual effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 다마신 공정을 이용하여 구리 금속막으로 금속 배선을 형성할 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다. 이를 위한 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 실리콘 기판의 상부에 제 1 산화막과 제 1 메탈 마스크 패턴을 형성한 다음 상기 제 1 산화막을 소정 부분 건식식각한 단계와, 상기 제 1 메탈 마스크 패턴을 제거한 다음 그 상부에 전도물질을 증착한 후 화학기계적연마(CMP)를 실시하여 하부 플레이트를 형성하고, 그 상부에 유전막을 증착하는 단계와, 상기 결과물 상부에 제 2 산화막을 증착한 후 그 상부에 제 1 비아 마스크 패턴을 형성하여 상기 제 2 산화막을 건식 식각하는 단계와, 상기 제 1 비아 마스크 패턴을 제거하고 그 상부에 제 2 메탈 마스크 패턴을 형성하여 상기 제 2 산화막의 소정 부분을 건식식각 하는 단계와, 상기 제 2 메탈 마스크 패턴을 제거한 후 그 상부에 전도물질을 증착한 다음 화학기계적연마(CMP)를 실시하여 상부 플레이트를 형성하는 단계와, 상기 결과물 상부에 갭핑 질화막을 형성하는 단계와, 상기 갭핑 질화막 상부에 제 3 산화막을 증착한 후 상기 상부 플레이트와 상기 하부 플레이트 위에 메탈 콘택을 형성하는 단계와, 상기 결과물 상부에 메탈을 증착한 다음 메탈 라인을 형성하여 MIM 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 다마신(damascene) 공정을 이용하여 구리 금속막으로 금속 배선을 형성하는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
현재 반도체 소자의 배선 구조가 스택(stack) 구조화 됨에 따라 공정의 평판화 방법에 대한 연구가 진행되고 있다. 이러한 방법중 듀얼 다마신(Dual Damascene) 공정이 다층배선 방법으로 널리 사용되고 있다.
상기 듀얼 다마신 공정(Dual Damascene)은 제 1 절연막을 증착하고 그 위에 에치 스토퍼(etch stopper) 박막을 증착하고 콘택홀이 형성될 부위에 대하여 나이트라이드(nitride)를 식각하고 제 2 절연막을 증착하고 향후 콘택홀이 형성될 부위에 대해 플라즈마 식각을 하고 상층부 금속 배선을 증착한 후에 화학기계적 연마(CMP)를 이용하여 최종적으로 금속 배선 구조를 완성하는 것으로 구성되어 진다.
도 1은 종래의 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 하부 플레이트(Plate)(1) 위에 유전막(2)이 형성되고, 상기 유전막(2) 위에 상부 플레이트(3)가 소정 부분 형성되어 있다. 그리고, 이러한 구조물 위에 산화막(4)이 두껍게 형성되어 있다. 그리고, 후속 공정에서 형성되는 메탈 라인(5)과의 전기적 접속을 위하여 상기 하부 플레이트(1)와 상기 상부 플레이트(3)로 각각 콘택을 형성한다. 그 다음, 이러한 구조물 위에 도전체 물질을 증착한 다음 마스크 패턴에 의해 메탈 라인(5)을 형성하여 캐패시터를 완성한다.
도 1에 도시된 바와 같이, 아날로그(Analog)나 믹스드 시그날디바이스(Mixed Signal Device)에 사용되는 캐패시터는 폴리-절연체-폴리(Poly-Insulator-Poly: PIP) 구조나 메탈-절연체-메탈(Metal-Insulator-Metal: MIM) 구조를 주로 사용하였다.
그러나, 종래의 PIP 구조는 폴리 전극(Electrode)을 사용함으로 인하여 디프레이션(Depletion)이 발생하게 되고 이에 의해 바이어스(Bias)에 따른 커패시턴스(Capacitance)의 변화를 가져오게 된다. 게다가, 폴리 전극의 저항이 커서 하이 스피드(High Speed)에 문제가 발생하게 된다.
또한, 종래의 MIM 캐패시터의 전극은 알루미늄(Al)을 주로 사용하고 있으나, 알루미늄(Al)이 구리(Cu)에 비하여 저항이 크기 때문에 하이 스피드 디바이스에서는 부담이 큰 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 다마신(damascene) 공정을 이용하여 구리 금속막으로 금속 배선을 형성하는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도
(도면의 주요 부분에 대한 부호의 설명)
1 : 산화막 2 : 하부 플레이트
3 : 유전막 4 : 제 2 산화막
5 : 상부 플레이트 6 : 갭핑 질화막
7 : 제 3 산화막 8 : 메탈 라인
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 형성방법은,
실리콘 기판의 상부에 제 1 산화막과 제 1 메탈 마스크 패턴을 형성한 다음 상기 제 1 산화막을 소정 부분 건식식각한 단계와,
상기 제 1 메탈 마스크 패턴을 제거한 다음 그 상부에 전도물질을 증착한 후화학기계적연마(CMP)를 실시하여 하부 플레이트를 형성하고, 그 상부에 유전막을 증착하는 단계와,
상기 결과물 상부에 제 2 산화막을 증착한 후 그 상부에 제 1 비아 마스크 패턴을 형성하여 상기 제 2 산화막을 건식 식각하는 단계와,
상기 제 1 비아 마스크 패턴을 제거하고 그 상부에 제 2 메탈 마스크 패턴을 형성하여 상기 제 2 산화막의 소정 부분을 건식식각 하는 단계와,
상기 제 2 메탈 마스크 패턴을 제거한 후 그 상부에 전도물질을 증착한 다음 화학기계적연마(CMP)를 실시하여 상부 플레이트를 형성하는 단계와,
상기 결과물 상부에 갭핑 질화막을 형성하는 단계와,
상기 갭핑 질화막 상부에 제 3 산화막을 증착한 후 상기 상부 플레이트와 상기 하부 플레이트 위에 메탈 콘택을 형성하는 단계와,
상기 결과물 상부에 메탈을 증착한 다음 메탈 라인을 형성하여 MIM(Metal-Insulator-Metal) 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 2 산화막은 IMD(Inter Metal Dielectic) 물질을 사용하는 것을 특징으로 한다.
상기 유전막과 상기 제 2 산화막의 건식식각 선택비는 30:1 이상인 것을 특징으로 한다.
상기 제 3 산화막은 IMD(Inter Metal Dielectric) 물질을 사용하는 것을 특징으로 한다.
상기 MIM 캐패시터의 유효면적으로 상기 상부 플레이트를 하부 플레이트에오버랩(Overlap)하여 사용하는 것을 특징으로 한다.
상기 전도물질은 구리 시드 및 구리(Cu Seed Cu)를 사용하는 것을 특징으로 한다.
상기 전도물질은 폴리실리콘, 폴리사이드, 티타늄질소, 티타늄텅스템, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 한다.
상기 전도물질은 티타늄질소, 티타늄텅스텐, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 한다.
상기 전도물질은 화학 증착법을 사용하여 증착시킨 것을 특징으로 한다.
상기 전도물질은 구리, 백금, 금, 은 중 어느 하나를 사용한 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2에 도시한 공정은, 실리콘 기판(도시되지 않음)의 상부에 제 1 산화막(1)을 증착한 후 그 상부에 감광막을 도포한다. 그리고, 상기 제 1 메탈 마스크 패턴을 이용하여 제 1 메탈 마스크 패턴(Metal Mask Pattern)(A)을 형성한 다음 상기 제 1 산화막(1)을 소정 부분 건식식각한 단계이다.
도 3에 도시한 공정은, 도 2에 형성된 패턴에서 상기 제 1 메탈 마스크패턴(A)을 제거한 뒤 그 상부에 구리 시드(Cu Seed Cu)를 증착한다. 그리고, 화학기계적연마(CMP)를 실시하여 하부 플레이트(2)를 형성하고, 그 상부에 유전막(3)을 증착한 단계이다.
도 4에 도시한 공정은, 도 3의 상부에 IMD(Inter Metal Dielectic) 물질로 제 2 산화막(4)을 증착한 후 그 상부에 감광막을 도포한다. 그리고, 제 1 비아 마스크 패턴(Via Mask Pattern)을 이용하여 제 1 비아 마스크 패턴(B)을 형성한다. 그리고, 형성된 패턴을 이용하여 상기 제 2 산화막(4)을 건식식각 한 단계이다. 이 때, 상기 유전막(3)은 제 2 산화막(4)에 대한 건식식각 선택비가 30:1 이상이 되어야 하며, 제 2 산화막(4) 건식식각시 대략 로스(Loss)가 최소화 되어야 한다.
도 5에 도시한 공정은, 도 3에서 상기 제 1 비아 마스크 패턴(B)을 제거하고 그 상부에 감광막을 도포한다. 그리고 제 2 메탈 마스크 패턴을 이용하여 제 2 메탈 마스크 패턴(C)을 형성한다. 또한, 형성된 패턴을 이용하여 제 2 산화막(4)의 일부를 적당한 목표(Target)로 건식식각 한다. 이 때, 상기 유전막(3)은 상기 제 2 산화막(4)에 대한 건식식각 선택비가 30:1 이상이 되어야 하며, 상기 제 2 산화막(4)의 건식식각시 대략 로스(Loss)가 최소화 되어야 한다.
도 5에서, 캐패시터를 제외한 나머지 비아 콘택 안쪽의 유전막(3)은 마스크 공정을 이용하여 캐패시터 지역만 남기고 나머지 지역을 오픈하여 제거한 단계이다.
도 6에 도시한 공정은, 도 5에서 상기 제 2 메탈 마스크 패턴(C)을 제거한 뒤 그 상부에 구리 시드 및 구리(Cu Seed Cu)를 증착한다. 그리고 화학기계적연마(CMP)를 실시하여 상부 플레이트(5)를 형성한 다음 갭핑 질화막(Capping Nitride)(6)을 증착한 단계이다.
도 7에 도시한 공정은. 도 6의 상부에 IMD(Inter Metal Dielectric) 물질로 제 3 산화막(7)을 증착한 후 상부 플레이트(5) 및 하부 플레이트(2) 위에 메탈 콘택을 형성하고 메탈을 증착한 다음 메탈 라인(8)을 형성한 단계이다. 이로써 MIM 캐패시터를 완성하게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 캐패시터 형성방법은 다마신 공정을 이용하여 구리 금속막으로 금속 배선을 형성하므로써, 제조 비용을 절감할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (10)
- 실리콘 기판의 상부에 제 1 산화막과 제 1 메탈 마스크 패턴을 형성한 다음 상기 제 1 산화막을 소정 부분 건식식각한 단계와,상기 제 1 메탈 마스크 패턴을 제거한 다음 그 상부에 전도물질을 증착한 후 화학기계적연마(CMP)를 실시하여 하부 플레이트를 형성하고, 그 상부에 유전막을 증착하는 단계와,상기 결과물 상부에 제 2 산화막을 증착한 후 그 상부에 제 1 비아 마스크 패턴을 형성하여 상기 제 2 산화막을 건식 식각하는 단계와,상기 제 1 비아 마스크 패턴을 제거하고 그 상부에 제 2 메탈 마스크 패턴을 형성하여 상기 제 2 산화막의 소정 부분을 건식식각 하는 단계와,상기 제 2 메탈 마스크 패턴을 제거한 후 그 상부에 전도물질을 증착한 다음 화학기계적연마(CMP)를 실시하여 상부 플레이트를 형성하는 단계와,상기 결과물 상부에 갭핑 질화막을 형성하는 단계와,상기 갭핑 질화막 상부에 제 3 산화막을 증착한 후 상기 상부 플레이트와 상기 하부 플레이트 위에 메탈 콘택을 형성하는 단계와,상기 결과물 상부에 메탈을 증착한 다음 메탈 라인을 형성하여 MIM(Metal-Insulator-Metal) 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 2 산화막은 IMD(Inter Metal Dielectic) 물질을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 유전막과 상기 제 2 산화막의 건식식각 선택비는 30:1 이상인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 3 산화막은 IMD(Inter Metal Dielectric) 물질을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 MIM 캐패시터의 유효면적으로 상기 상부 플레이트를 하부 플레이트에 오버랩(Overlap)하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전도물질은 구리 시드 및 구리(Cu Seed Cu)를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전도물질은 폴리실리콘, 폴리사이드, 티타늄질소, 티타늄텅스템, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전도물질은 티타늄질소, 티타늄텅스텐, 알루미늄, 텅스텐 중 어느 하나를 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전도물질은 화학 증착법을 사용하여 증착시킨 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 전도물질은 구리, 백금, 금, 은 중 어느 하나를 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081808A KR100457226B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081808A KR100457226B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 소자의 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030051015A KR20030051015A (ko) | 2003-06-25 |
| KR100457226B1 true KR100457226B1 (ko) | 2004-11-16 |
Family
ID=29576814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0081808A KR100457226B1 (ko) | 2001-12-20 | 2001-12-20 | 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100457226B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20060006592A (ko) * | 2004-07-16 | 2006-01-19 | 매그나칩 반도체 유한회사 | Ｍｉｍ 캐패시터 및 그 제조 방법 |
| KR100617056B1 (ko) * | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 비어 식각시 어텍을 방지하는 방법 |
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| KR20030002666A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 엠아이엠 캐패시터 형성방법 |
-
2001
- 2001-12-20 KR KR10-2001-0081808A patent/KR100457226B1/ko not_active IP Right Cessation
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|---|---|
| KR20030051015A (ko) | 2003-06-25 |
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