KR20050097595A

KR20050097595A - 낸드 플래시 메모리 소자 및 이의 독출 방법

Info

Publication number: KR20050097595A
Application number: KR1020040022677A
Authority: KR
Inventors: 이희열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-04-01
Filing date: 2004-04-01
Publication date: 2005-10-10
Also published as: CN1677569B; TWI264727B; US7035143B2; KR100559716B1; TW200534287A; JP2005293813A; CN1677569A; US20050226048A1; DE102004030931A1

Abstract

본 발명은 낸드 플래시 메모리 소자 및 이의 독출 방법에 관한 것으로, 리드 동작시 선택되지 않은 셀 블럭의 스트링 선택을 위한 트랜지스터와 소스 선택을 위한 트랜지스터에 접지전원을 인가하여 스트링 라인의 저항을 증가시켜 백바이어스 효과에 의한 누설전류를 방지할 수 있고, 비트라인 누설전류가 감소하게 되어 프로그램된 셀과 소거된 셀간의 ON/OFF 커런트 비가 증가하게 되어, 소자의 센싱 타임이 감소하게 되고, 리드 트립 레인지가 증가하여 데이터 보유력 및 리드 디스터브에 의한 문턱전압 변화를 방지할 수 있으며, 셀 블록간의 소스 선택 트랜지스터 각각을 분리하여 소스 선택 라인에 독립적인 전압을 인가할 수도 있고, 인접한 셀 블록간의 소스 선택 트랜지스터를 전기적으로 연결하여 소스 디스차지 트랜지스터의 숫자를 줄일 수 있는 낸드 플래시 메모리 소자 및 이의 독출 방법을 제공한다.

Description

낸드 플래시 메모리 소자 및 이의 독출 방법{NAND flash memory device and method of reading the same}

본 발명은 낸드 플래시 메모리 소자 및 이의 독출 방법에 관한 것으로, 특히 소자의 누설 전류를 감소시킬 수 있는 낸드 플래시 메모리 소자에 관한 것이다.

낸드형 플래시 소자는 드레인 선택 트랜지스터(Drain Select Transistor)와 소스 선택 트랜지스터(Source Select Transistor) 사이에 16개 또는 32개 단위로 셀들이 스트링(String) 형태로 직렬 연결되어 있다. 동일 워드라인(Word Line)을 공유하고 있는 셀 스트링을 그룹지어 하나의 블록(Block)으로 정의한다.

블록에 인가되는 전압의 상태에 따라 리드 동작을 위해 선택된 블록과 선택되지 않은 블록으로 나뉘게 된다.

먼저 리드 동작시 선택된 블록에 인가되는 전압 상태를 살펴보면, X 디코더를 통해 선택된 워드라인에는 0V를 인가하고, 패스 워드라인, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터에는 4.5V의 전압을 인가한다. 공통 소스 라인과 벌크에는 0V를 인가하고, 비트라인에는 1V의 전압을 인가한다.

다음으로 선택되지 않은 블록을 살펴보면, X 디코더를 통해 전체 워드라인, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 플로팅 시킨다. 소스 선택 트랜지스터는 선택된 블록과 선택되지 않은 블록이 전기적으로 접촉되어 있다. 선택되지 않은 블록의 소스 선택 트랜지스터에는 4.5V의 전압이 인가될 수 있다. 공통 소스라인, 벌크 및 비트라인에 인가되는 전압 상태는 선택된 블록과 동일하다.

이러한 전압인가시, 선택되지 않은 블록의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터에 의해 발생한 누설 전류(Leakage Current)에 의해 소자의 동작에 악영향을 미치고 있다. 일반적으로 스트링 단위의 낸드 어레이(NAND Array)는 근본적인 온 커런트(On-Current)가 200 내지 400nA 정도로 매우 작다. 짧은 센싱 타임(Sensing Time)을 가져가지 위해서는 선택되지 않은 블록의 누설 전류가 새지 않게(Tight) 제어하여야 한다.

또한, 낸드 플래시 셀은 정션 누설(Junction Leakage)에 의한 프로그램 디스터브(Program Disturb) 발생을 방지하기 위해 8V 전압에서 수 pA의 누설 전류만을 허용된다. 따라서, 게이트 랭쓰가 0.1um의 셀과 0,18um의 선택트랜지스터에도 딥 정션(Deep Junction) 구조를 형성하여야 한다. 이로인해 정션과 정션(Junction To Junction)간의 누설 즉, 펀치쓰루(Punch-Thorough)에 취약한 문제가 발생하게 된다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 리드 동작시 선택 트랜지스터의 소스 사이드 저항을 크게 하여 누설 전류를 감소시킬 수 있는 낸드 플래시 메모리 소자 및 이의 리드 방법을 제공한다.

본 발명에 따른 로컬 스트링 선택신호에 따라 다수의 비트라인 신호를 전송하는 스트링 선택부와, 로컬 소스 선택신호에 따라 공통 소스라인 신호를 전송하는 소스 선택부와, 다수의 비트라인 신호, 공통 소스라인 신호 및 다수의 로컬 워드라인 신호에 따라 소정의 데이터를 저장하는 셀 스트링부를 포함하는 셀 블록과, 동작 신호에 따라 글로벌 스트링 선택 신호, 글로벌 소스 선택 신호 및 다수의 글로벌 워드라인 신호를 각기 상기 로컬 스트링 선택 신호, 상기 로컬 소스 선택 신호 및 상기 다수의 로컬 워드라인 신호로 전송하는 X 디코더부 및 소정의 제어 신호에 따라 상기 로컬 스트링 선택 신호 및 상기 로컬 소스 선택 신호로 접지전원 신호를 인가하는 스위치부를 포함하는 낸드 플래시 메모리 소자를 제공한다.

또한, 다수의 비트라인에 접속된 다수의 스트링 선택 트랜지스터와 공통 소스라인에 접속된 다수의 소스 선택 트랜지스터 사이에 직렬 접속된 다수의 셀 스트링, 상기 다수의 스트링 선택 트랜지스터의 게이트 단자에 접속된 로컬 스트링 선택라인, 상기 다수의 소스 선택 트랜지스터의 게이트 단자에 접속된 로컬 소스 선택라인 및 상기 셀 스트링 내의 셀 각각의 게이트 단자에 접속된 다수의 로컬 워드라인을 포함하는 다수의 셀 블록과, 각기 동작 전압에 따라 구동하고 글로벌 스트링 선택라인과 상기 로컬 스트링 선택 라인에 접속된 스트링 전송 트랜지스터, 글로벌 소스 선택 라인과 상기 로컬 소스 선택 라인에 접속된 소스 전송 트랜지스터 및 다수의 글로벌 워드라인과 상기 다수의 로컬 워드라인에 접속된 다수의 워드라인 전송 트랜지스터를 포함하는 X 디코더부와, 각기 제어전압에 따라 구동하고 접지전원과 상기 로컬 스트링 선택 라인에 접속된 스트링 디스차지 트랜지스터 및 접지전원과 상기 로컬 소스 선택 라인에 접속된 소스 디스차지 트랜지스터를 포함하는 스위치부와, 리드 동작신호에 따라 상기 비트라인에 검출전압을 인가하고, 상기 검출전압의 상태에 따라 셀의 프로그램 및 소거 상태를 판단하는 페이지 버퍼부를 포함하는 낸드 플래시 메모리 소자에 있어서, 상기 X 디코더부에 글로벌 스트링 선택 전압, 글로벌 소스 선택 전압 및 선택되지 않은 다수의 워드라인에는 패스 전압을 인가하고, 선택된 워드라인에는 리드 전압을 인가하고, 선택된 상기 셀 블록과 접속된 상기 X 디코더부에 로직 하이의 동작 전압을 인가하며, 선택되지 않은 상기 셀 블록과 접속된 상기 X 디코더부에 로직 로우의 동작 전압을 인가하는 단계와, 선택된 상기 셀 블록과 접속된 상기 스위치부에 로직 로우의 제어전압을 인가하고, 선택되지 않은 상기 셀 블록과 접속된 상기 스위치부에 로직 하이의 제어 전압을 인가하는 단계 및 상기 공통 소스라인과 벌크에 접지전압을 인가하고, 상기 페이지 버퍼를 통해 선택된 상기 비트라인에 검출전압을 인가한 다음, 상기 검출전압의 변화를 센싱하는 단계를 포함하는 낸드 플래시 메모리 소자의 독출 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

다수의 플래시 셀이 스트링 형태로 구성된 셀 스트링과 같은 워드라인을 공유하고 있는 스트링들을 그룹지어 하나의 블록으로 구성하였다. 이러한 블록을 구성하고 있는 각각의 스트링은 글로벌 비트라인에 1024, 2048과 같은 2의 배수 단위로 병렬 연결되어 있다. 또한 블록 배열은 선택 트랜지스터를 기준으로 밀러(Mirror)구조로 형성되어 있으므로 선택 트랜지스터의 스트링 아웃사이드 정션(Out-Side Junction)을 이웃한 블록의 선택 트랜지스터와 공유하고 있다.

고도의 집적화를 위해 데이터 입출력 패스인 비트라인과 연결된 스트링 선택 트랜지스터에는 그 구성상 블록과 별도로 스트링 선택 트랜지스터 게이트 바이어스를 인가하는 것이 효과적이다. 또한, 공통 소스라인과 연결된 소스 선택 트랜지스터는 이웃한 소스 선택 트랜지스터와 게이트 바이어스(Gate Bias)를 공유하거나, 별로의 게이트 바이어스를 인가받는 것이 바람직하다.

낸드 플래시 소자의 독출 동작시 모든 블록은 소스라인에는 0V를 인가하고, 비트라인에는 최대 1.3V 정도의 전압을 인가하단. 이때 비트라인에 의한 누설 전류를 거의 무시할 수준은 되지만, 스트링 선택 트랜지스터 또는 소스 선택 트랜지스터의 소스/드레인간 누설 전류는 무시할 수 없는 정도가 된다. 또한 비트라인에는 1024개의 스트링이 병렬 연결되어 있기 때문에 누설전류는 1024배 증폭되어 흐르게 된다.

도 1은 선택되지 않은 블록의 스트링 선택 트랜지스터에는 0V의 게이트 전압을 인가하고, 소스 선택 트랜지스터는 플로팅 시킨 상태의 개념도이다.

도 1을 참조하면, 셀의 독출 동작시 선택되지 않은 블록의 스트링 선택 트랜지스터(T1)에만 0V의 게이트 전압을 인가하고, 소스 선택 트랜지스터(T10)와 셀 스트링의 게이트를 플로팅 시킬 경우는 다음과 같다. 셀 스트링 내의 셀이 소거된 상태라면 대부분의 셀이 -7 내지 -9V 정도의 문턱전압(Vt = -9)을 갖게 된다. 이때 플로팅 게이트는 포지티브 차징되어 있다. 따라서 커패시티브 커플링(Capacitive Coupling)을 고려하면 플로팅 게이트의 포텐셜(Potential)이 4.0 내지 5.0V 정도가 되어 셀의 워드라인이 플로팅 되어 있더라도 사실상 셀이 완전히 턴온(Fully Turn-On)된 상태가 된다.

또한, 소스 선택 트랜지스터(T10)도 이웃한 셀, 소스라인 및 반도체 기판간의 커패시티브 커플링에 의해 약 0.4 내지 0.5V 정도의 포텐셜을 갖게 된다. 이로인해 소스 선택 트랜지스터는 거의 턴온(Nearly Turn-on)된 상태가 된다.

상술한 바에 의해서 스트링 선택 트랜지스터(T1)의 소스 사이드인 소스 선택 트랜지스터(T10)부터 셀 스트링 전체까지의 직렬(Serial) 저항이 크게 감소하므로 누설전류가 흐르게 된다. 따라서, 셀의 턴온 상태를 막을 수는 없지만 소스 선택 트랜지스터의 거의 턴온된 상태만 예방할 수 있으면, 스트링 선택 트랜지스터의 소스 사이드 저항을 증가시켜 스트링 단위의 누설 전류를 감소시킬 수 있다.

이에 관해 소자의 구성과 그에 따른 소자의 독출 동작에 관해 도면을 참조하여 구체적으로 설명한다.

도 2는 본 발명에 따른 낸드 플래시 메모리 소자의 회로도이다.

도 2를 참조하면, 본 발명의 낸드 플래시 메모리 소자는 로컬 스트링 선택신호(DSL)에 따라 다수의 비트라인 신호(BL)를 전송하는 스트링 선택부(120)와, 로컬 소스 선택신호(SSL)에 따라 공통 소스라인 신호(SL)를 전송하는 소스 선택부(130)와, 다수의 비트라인 신호(BL), 공통 소스라인 신호(SL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)에 따라 소정의 데이터를 저장하는 셀 스트링부(110)를 포함하는 셀 블록(100)과, 동작 신호(BLKWL)에 따라 글로벌 스트링 선택 신호(GDSL), 글로벌 소스 선택 신호(GSSL) 및 다수의 글로벌 워드라인 신호(GWL0 내지 GWLn)를 각기 로컬 스트링 선택 신호(DSL), 로컬 소스 선택 신호(SSL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)로 전송하는 X 디코더부(200)와, 소정의 제어 신호(CS)에 따라 로컬 스트링 선택 신호(DSL) 및 로컬 소스 선택 신호(SSL)로 접지전원 신호를 인가하는 스위치부(300)를 포함한다.

리드 동작신호(미도시)에 따라 상기 비트라인(BL)에 검출전압을 인가하고, 상기 검출전압의 상태에 따라 셀의 프로그램 및 소거 상태를 센싱하는 페이지 버퍼부(미도시)를 더 포함할 수 있다.

셀 블록(100)의 스트링 선택부(120)는 다수의 비트라인(BL)에 각기 접속되어 로컬 스트링 선택신호(SSL)에 따라 비트라인(BL) 신호를 전송하는 다수의 스트링 선택 트랜지스터(T1 내지 Tn)를 포함한다. 소스 선택부(130)는 공통 소스라인(SL)에 접속되어 로컬 소스 선택신호(SSL)에 따라 공통 소스라인(SL) 신호를 전송하는 다수의 소스 선택 트랜지스터(T100 내지 Tm)를 포함한다. 셀 스트링부는 직렬 접속된 다수의 셀이 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm) 사이에 각기 접속된 다수의 셀 스트링을 포함하되, 다수의 셀 스트링 내의 동일위치에 있는 셀의 게이트 각각에 로컬 워드라인(WL)이 접속되어 다수의 비트라인 신호(BL), 공통 소스라인 신호(SSL) 및 다수의 로컬 워드라인 신호(WL0 내지 WLn)에 따라 소정의 데이터를 저장하거나 소거한다.

X 디코더부(200)는 동작신호(BLKWL)에 따라 각기 글로벌 스트링 선택신호(GDSL)를 로컬 스트링 선택신호(GSL)로 전송하는 스트링 전송 트랜지스터(210)와, 글로벌 소스 선택신호(GSSL)를 로컬 소스 선택신호(SSL)로 전송하는 소스 전송 트랜지스터(230)와, 다수의 글로벌 워드라인 신호(GWL0 내지 GWLm)를 다수의 로컬 워드라인 신호(WL0 내지 WLn)로 전송하는 다수의 워드라인 전송 트랜지스터(220)를 포함한다.

스위치부(300)는 제어신호(CS)에 따라 각기 로컬 스트링 선택신호(DSL)로 접지전원을 전송하는 스트링 디스차지 트랜지스터(310)와, 로컬 소스 선택신호(SSL)로 접지전원을 전송하는 소스 디스차지 트랜지스터(320)를 포함한다.

이때, 인접한 상기 셀 블록(100a와 100b)의 상기 소스 선택부(130a와 130b)에 동일한 상기 로컬 소스 선택신호(SSL)가 인가되도록 인접한 상기 셀 블록간(100a와 100b)의 상기 소스 선택부(130a와 130b)를 전기적으로 연결하거나, 인접한 상기 셀 블록(100a와 100b)의 상기 소스 선택부(130a와 130b)에 각기 독립된 상기 로컬 소스 선택 신호(SSL)가 인가되도록 인접한 상기 셀 블록간(100a와 100b)의 상기 소스 선택부(130a와 130b)를 전기적으로 분리할 수도 있다. 또한, 2개 이상의 소스 선택부(130)에 동일한 로컬 소스 선택 신호(SSL)가 인가되도록 소스 선택부(130)를 전기적으로 연결할 수 있다.

다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm)는 NMOS 트랜지스터를 사용하는 것이 바람직하다. 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 다수의 소스 선택 트랜지스터(T100 내지 Tm)중 첫 번째 트랜지스터(T1 및 T100)들 간에 다수의 셀 스트링중 첫 번째 셀 스트링이 접속된다. 다수의 셀 스트링중 첫 번째 셀들은 첫 번째 워드라인 신호(WL0)에 따라 동작한다. 셀 스트링(110)에 16의 2의 배수 개수만큼의 셀이 직렬 접속되어 있는 것이 바람직하다.

스트링 전송 트랜지스터(210), 소스 전송 트랜지스터(230)와 다수의 워드라인 전송 트랜지스터(220)로 1 내지 25V의 전압에서도 동작이 가능한 고전압 NMOS 트랜지스터를 사용하는 것이 바람직하다. 즉, 20V 이상의 정션 브레이크다운 전압을 갖는 트랜지스터를 사용하는 것이 효과적이다. 또한, 상술한 트랜지스터로 이온주입되지 않은 반도체 기판 상에 형성되는 네이티브 고전압 트랜지스터를 사용하는 것이 바람직하다.

스트링 디스차지 트랜지스터(310)와 소스 디스차지 트랜지스터(320)로 고전압 NMOS 트랜지스터 또는 일반 NMOS 트랜지스터를 사용하는 것이 바람직하다.

본 발명의 낸드 플래시 소자에 있어서는 1024의 2의 배수 개수만큼의 셀 블록(100)이 위치해 있는 것이 바람직하다. 또한, 앞서 언급한 바와 같이 적어도 2개 이상의 소스 선택 트랜지스터간의 게이트 단자를 하나의 라인으로 연결할 수도 있고, 각기 분리된 라인으로 연결할 수도 있다. 게이트 단자를 하나의 라인으로 연결할 경우 소스 디스차지 트랜지스터의 숫자를 줄일 수 있고, 각기 분리된 라인으로 연결할 경우 독립적인 전압을 인가할 수 있다.

상술한 구성을 갖는 본 발명에 있어서, 선택된 셀 블록내의 소정의 셀 내의 데이터를 리드하기 위한 과정을 설명하면 다음과 같다. 이때, 선택된 셀 블록을 도 2의 100a로 하고, 선택되지 않은 셀 블록을 도 1의 100b로 하여 설명한다.

다수의 비트라인(BL0 내지 BLn)에 접속된 다수의 스트링 선택 트랜지스터(T1 내지 Tn)와 공통 소스라인(SL)에 접속된 다수의 소스 선택 트랜지스터(T100 내지 Tm) 사이에 직렬 접속된 다수의 셀 스트링(110), 상기 다수의 스트링 선택 트랜지스터(T1 내지 Tn)의 게이트 단자에 접속된 로컬 스트링 선택라인(DSL), 상기 다수의 소스 선택 트랜지스터(T100 내지 Tm)의 게이트 단자에 접속된 로컬 소스 선택 라인(SSL) 및 상기 셀 스트링(110)내의 셀 각각의 게이트 단자에 접속된 다수의 워드라인(WL0 내지 WLn)을 포함하는 다수의 셀 블록(100)과, 각기 동작 전압(BLKWL)에 따라 구동하고 글로벌 스트링 선택라인(GDSL)과 로컬 스트링 선택 라인(DSL)에 접속된 스트링 전송 트랜지스터(210), 글로벌 소스 선택 라인(GSSL)과 로컬 소스 선택 라인(SSL)에 접속된 소스 전송 트랜지스터(230) 및 다수의 글로벌 워드라인(GWL0 내지 GWLn)과 다수의 로컬 워드라인(WL0 내지 WLn)에 접속된 다수의 워드라인 전송 트랜지스터(220)를 포함하는 X 디코더부(200)와, 각기 제어전압(CS)에 따라 구동하고 접지전원과 로컬 스트링 선택 라인(DSL)에 접속된 스트링 디스차지 트랜지스터(310) 및 접지전원과 로컬 소스 선택 라인(SSL)에 접속된 소스 디스차지 트랜지스터(SSL)를 포함하는 스위치부(300)와, 리드 동작신호(미도시)에 따라 상기 비트라인(BL)에 검출전압을 인가하고, 상기 검출전압의 상태에 따라 셀의 프로그램 및 소거 상태를 센싱하는 페이지 버퍼부(미도시)를 포함하는 낸드 플래시 메모리 소자에 있어서, X 디코더부(200)에 글로벌 스트링 선택 전압, 글로벌 소스 선택 전압, 선택되지 않은 다수의 워드라인에는 패스 전압을 인가하고, 선택된 워드라인에는 리드 전압을 인가하고, 선택된 셀 블록(100a)과 접속된 X 디코더부(200a)에 로직 하이의 동작 전압(BLKWLa)을 인가하며, 선택되지 않은 셀 블록(100b)과 접속된 X 디코더부(200b)에 로직 로우의 동작 전압(BLKWLb)을 인가한다.

선택된 셀 블록(100a)과 접속된 스위치부(300a)에 로직 로우의 제어전압(CSa)을 인가하고, 선택되지 않은 셀 블록(100b)과 접속된 스위치부(300b)에 로직 하이의 제어전압(CSb)을 인가한다.

공통 소스 라인(SL)과 벌크(미도시)에 접지전압을 인가한다. 페이지 버퍼를 통해 선택된 비트라인에 검출전압을 인가한 다음, 검출전압의 변화를 센싱한다.

본 실시예에서는 상술한 전압들의 인가 순서는 소자의 독출 방법에 따라 다양하게 변경될 수 있다. 즉, 스위치부(300)에 제어 전압을 먼저 인가한 다음, X 디코더(200)에 소정의 전압을 인가할 수도 있다.

글로벌 스트링 선택 전압, 글로벌 소스 선택 전압 및 패스 전압으로 4.0 내지 5.0V의 전압을 사용하는 것이 바람직하다. 리드 전압으로 접지전압을 사용하는 것이 바람직하다.

선택된 셀 블록(100a)과 접속된 X 디코더부(200a)에 로직 하이의 동작 전압(BLKWLa)으로 4.0V + 2Vt 내지 5.0V + 2Vt 만큼의 전압을 사용하는 것이 바람직하고, 선택되지 않은 셀 블록(100b)과 접속된 X 디코더부(200b)에 로직 로우의 동작 전압(BLKWLb)으로 접지전압을 사용하는 것이 바람직하다. 상기의 Vt는 X 디코더부(200)내의 트랜지스터들의 문턱전압을 지칭한다.

검출 전압으로는 0.8 내지 1.5V의 전압을 사용하는 것이 바람직하다.

이하 상술한 설명을 바탕으로 낸드 플래시 소자의 리드 동작시 인가되는 전압을 표로 정리하면 다음과 같다.

표 1은 본 발명에 따른 낸드 플래시 메모리 소자에 인가되는 전압을 나타낸 표이다.

Read	Select Block	Unselect Block
선택된 워드라인	0V	Floating
선택되지 않은 워드라인	4.5V	Floating
DSL	4.5V	0V
SSL	4.5V	0V
SL	0V	0V
BL	1V	1V
Bulk	0V	0V
BLKWL	4.5V + 2Vt	0V
CS	0V	Vcc

표 1을 참조하여 본 발명의 리드 동작을 구체적으로 설명하면 다음과 같다.

외부의 어드레스 입력을 통해 리드하기 위한 셀을 선택(워드라인과 비트라인 선택)하고 이에 따라 선택된 셀이 위치해 있는 셀 블록을 선택된 셀 블록(100a)으로 정의한다.

X 디코더부(200)의 글로벌 스트링 선택라인(GDSL), 글로벌 소스 선택라인(GSSL) 및 선택되지 않은 글로벌 워드라인(GWL)에 각각 4.5V의 글로벌 스트링 선택 전압, 글로벌 소스 선택전압 및 패스 전압을 인가하고, 선택된 글로벌 워드라인(GWL)에는 0V의 전압을 인가한다.

선택된 셀 블록(100a)과 접속된 X 디코더부(200a)에는 4.5 + 2Vt의 동작 전압(BLKWLa)을 인가하고, 선택되지 않은 셀 블록(100b)과 접속된 X 디코더부(200b)에는 OV의 동작 전압(BLKWLb)을 인가한다. 선택된 셀 블록(100a)과 접속된 스위치부(300a)에 0V의 전압을 인가하고, 선택되지 않은 셀 블록(100b)과 접속된 스위치부(300b)에 전원전압(Vcc)을 인가한다.

이로써, 선택된 셀 블록(100a)의 로컬 스트링 선택라인(DSL), 로컬 소스 선택라인(SSL) 및 선택되지 않은 로컬 워드라인(WL)에는 각각 4.5V의 로컬 스트링 선택 전압, 로컬 소스 선택 전압 및 패스 전압이 인가되고, 선택된 로컬 워드라인(WL)에는 0V의 전압이 인가된다. 한편 선택되지 않은 셀 블록(100b)의 모든 로컬 워드라인(WL)은 플로팅 되고, 로컬 스트링 선택라인(DSL)과 로컬 소스 선택 라인(SSL)에는 OV의 전압이 인가된다.

공통 소스 라인(SL)과 벌크에 0V의 전압을 인가하고, 비트라인(BL)에 접속되어 있는 페이지 버퍼를 통해 선택된 비트라인에 1V의 검출 전압을 인가한다. 소정 시간후에 비트라인(BL)에 인가된 1V의 검출전압의 변화를 페이지 버퍼가 판단하여 셀의 데이터를 검출한다. 이는 셀의 프로그램 또는 소거되어 있는 상태의 문턱 전압 차이에 따라 비트라인에 차징되어 있는 검출전압이 디스차지 되거나 그 상태를 유지하게 된다.

이로인해 프로그램 셀을 리드할 경우 비트라인 누설전류가 감소하게 되어 프로그램된 셀과 소거된 셀간의 ON/OFF 커런트 비가 증가하게 된다. 따라서, 소자의 센싱 타임(Sensing Time)이 감소하게 되고, 리드 트립 레인지(Read Trip Range)가 증가하여 데이터 보유력(Data Retention) 및 리드 디스터브(Read Disturb)에 의한 문턱전압 변화를 방지할 수 있다. 즉, 문턱전압 변화에 대한 마진을 증가시킬 수 있다. 또한, 2K 바이트(Byte)인 페이지 버퍼 변화(Page Buffer Variation)에 대한 마진을 증가시킬 수 있다.

도 3 및 도 4는 본 발명에 따른 낸드 플래시 메모리 소자의 누설 전류를 측정한 그래프이다.

도 3은 테스트 패턴에서 셀의 문턱 전압이 약 -5V일 경우 소스 선택라인을 플로팅 노드로 유지할 경우와 OV로 유지하였을 경우의 누설전류를 모니터한 결과이다. 소스 선택라인과 이와 인접한 워드라인의 커패시티브 커플링 비(Capacitive Coupling Ratio)가 작아 유기된 포텐셜이 0.2 내지 0.3V 정도임에도 불구하고 2 내지 3배 정도의 누설 전류차를 보이고 있다. 즉, 소스 선택 라인을 플로팅 시켰을 경우보다 강제적으로 0V를 인가하였을 경우 누설전류가 감소함을 볼 수 있다.

도 4a는 소스 선택 라인을 0V로 하였을 경우의 누설 전류를 모니터한 결과이고, 도 4b는 종래 1024 블록의 512M 제품에서 소스 선택라인을 플로팅으로 유지하였을 경우의 누설 전류를 모니터한 결과이다. 도 4a가 도 4b에 비해 누설전류가 감소하였음을 물론, 누설전류가 균일함을 알 수 있다. 즉, 도 4a가 도 4b에 비해 약 1/4수준으로 누설전류가 감소하였다.

상술한 바와 같이, 본 발명은 리드 동작시 선택되지 않은 셀 블럭의 스트링 선택을 위한 트랜지스터와 소스 선택을 위한 트랜지스터에 접지전원을 인가하여 드레인 선택 라인의 저항을 증가시켜 백바이어스 효과에 의한 누설전류를 방지할 수 있다.

또한, 비트라인 누설전류가 감소하게 되어 프로그램된 셀과 소거된 셀간의 ON/OFF 커런트 비가 증가하게 되어, 소자의 센싱 타임이 감소하게 되고, 리드 트립 레인지가 증가하여 데이터 보유력 및 리드 디스터브에 의한 문턱전압 변화를 방지할 수 있다.

또한, 문턱전압 변화에 대한 마진을 증가시킬 수 있고, 페이지 버퍼 변화(Page Buffer Variation)에 대한 마진을 증가시킬 수 있다.

또한, 셀 블록간의 소스 선택 트랜지스터 각각을 분리하여 소스 선택 라인에 독립적인 전압을 인가할 수도 있고, 인접한 셀 블록간의 소스 선택 트랜지스터를 전기적으로 연결하여 소스 디스차지 트랜지스터의 숫자를 줄일 수 있다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 셀 블록 110 : 셀 스트링부

120 : 스트링 선택부 130 : 소스 선택부

200 : X 디코더부 210 : 스트링 전송 트랜지스터

220 : 워드라인 전송 트랜지스터 230 : 소스 전송 트랜지스터

300 : 스위치부 310 : 스트링 디스차지 트랜지스터

320 : 소스 디스차지 트랜지스터

Claims

로컬 스트링 선택신호에 따라 다수의 비트라인 신호를 전송하는 스트링 선택부와, 로컬 소스 선택신호에 따라 공통 소스라인 신호를 전송하는 소스 선택부와, 다수의 비트라인 신호, 공통 소스라인 신호 및 다수의 로컬 워드라인 신호에 따라 소정의 데이터를 저장하는 셀 스트링부를 포함하는 셀 블록;

동작 신호에 따라 글로벌 스트링 선택 신호, 글로벌 소스 선택 신호 및 다수의 글로벌 워드라인 신호를 각기 상기 로컬 스트링 선택 신호, 상기 로컬 소스 선택 신호 및 상기 다수의 로컬 워드라인 신호로 전송하는 X 디코더부; 및

소정의 제어 신호에 따라 상기 로컬 스트링 선택 신호 및 상기 로컬 소스 선택 신호로 접지전원 신호를 인가하는 스위치부를 포함하는 낸드 플래시 메모리 소자.
제 1 항에 있어서, 상기 스위치부는,

상기 제어신호에 따라 각기 상기 로컬 스트링 선택신호로 접지전원을 전송하는 스트링 디스차지 트랜지스터와, 상기 로컬 소스 선택신호로 접지전원을 전송하는 소스 디스차지 트랜지스터를 포함하는 낸드 플래시 메모리 소자.
제 2 항에 있어서,

선택된 상기 셀 블록과 연결된 상기 스위치부에 인가하는 상기 제어신호는 로직 로우이고, 선택되지 않은 상기 셀 블록과 연결된 상기 스위치부에 인가하는 상기 제어신호는 로직 하이인 낸드 플래시 메모리 소자.
제 1 항에 있어서,

리드 동작신호에 따라 상기 비트라인에 검출전압을 인가하고, 상기 검출전압의 상태에 따라 셀의 프로그램 및 소거 상태를 센싱하는 페이지 버퍼부를 더 포함하는 낸드 플래시 메모리 소자.
제 1 항에 있어서, 상기 셀 블록은,

다수의 비트라인에 각기 접속되어 상기 로컬 스트링 선택신호에 따라 상기 비트라인 신호를 전송하는 다수의 스트링 선택 트랜지스터;

공통 소스라인에 접속되어 상기 로컬 소스 선택 신호에 따라 상기 공통 소스라인 신호를 전송하는 다수의 소스 선택 트랜지스터; 및

직렬 접속된 다수의 셀이 상기 다수의 스트링 선택 트랜지스터와 상기 다수의 소스 선택 트랜지스터 사이에 각기 접속된 다수의 셀 스트링을 포함하되, 다수의 셀 스트링 내의 동일위치에 있는 상기 셀의 게이트 각각에 로컬 워드라인이 접속되어 상기 다수의 비트라인 신호, 상기 공통 소스라인 신호 및 상기 다수의 로컬 워드라인 신호에 따라 소정의 데이터를 저장하거나 소거하는 낸드 플래시 메모리 소자.
제 1 항에 있어서, 상기 X 디코더부는,

상기 동작신호에 따라 각기 상기 글로벌 스트링 선택신호를 상기 로컬 스트링 선택신호로 전송하는 스트링 전송 트랜지스터;

상기 글로벌 소스 선택신호를 상기 로컬 소스 선택신호로 전송하는 소스 전송 트랜지스터; 및

상기 다수의 글로벌 워드라인 신호를 상기 다수의 로컬 워드라인 신호로 전송하는 다수의 워드라인 전송 트랜지스터를 포함하는 낸드 플래시 메모리 소자.
제 1 항에 있어서,

적어도 2개 이상의 상기 셀 블록의 상기 소스 선택부에 동일한 상기 로컬 소스 선택신호가 인가되도록 상기 셀 블록들간의 상기 소스 선택부를 전기적으로 연결하는 낸드 플래시 메모리 소자.
제 1 항에 있어서,

상기 셀 블록의 상기 소스 선택부에 각기 독립된 상기 로컬 소스 선택 신호가 인가되도록 상기 셀 블록의 상기 소스 선택부를 전기적으로 분리하는 낸드 플래시 메모리 소자.
다수의 비트라인에 접속된 다수의 스트링 선택 트랜지스터와 공통 소스라인에 접속된 다수의 소스 선택 트랜지스터 사이에 직렬 접속된 다수의 셀 스트링, 상기 다수의 스트링 선택 트랜지스터의 게이트 단자에 접속된 로컬 스트링 선택라인, 상기 다수의 소스 선택 트랜지스터의 게이트 단자에 접속된 로컬 소스 선택라인 및 상기 셀 스트링 내의 셀 각각의 게이트 단자에 접속된 다수의 로컬 워드라인을 포함하는 다수의 셀 블록과,

각기 동작 전압에 따라 구동하고 글로벌 스트링 선택라인과 상기 로컬 스트링 선택 라인에 접속된 스트링 전송 트랜지스터, 글로벌 소스 선택 라인과 상기 로컬 소스 선택 라인에 접속된 소스 전송 트랜지스터 및 다수의 글로벌 워드라인과 상기 다수의 로컬 워드라인에 접속된 다수의 워드라인 전송 트랜지스터를 포함하는 X 디코더부와,

각기 제어전압에 따라 구동하고 접지전원과 상기 로컬 스트링 선택 라인에 접속된 스트링 디스차지 트랜지스터 및 접지전원과 상기 로컬 소스 선택 라인에 접속된 소스 디스차지 트랜지스터를 포함하는 스위치부와,

리드 동작신호에 따라 상기 비트라인에 검출전압을 인가하고, 상기 검출전압의 상태에 따라 셀의 프로그램 및 소거 상태를 판단하는 페이지 버퍼부를 포함하는 낸드 플래시 메모리 소자에 있어서,

상기 X 디코더부에 글로벌 스트링 선택 전압, 글로벌 소스 선택 전압 및 선택되지 않은 다수의 워드라인에는 패스 전압을 인가하고, 선택된 워드라인에는 리드 전압을 인가하고, 선택된 상기 셀 블록과 접속된 상기 X 디코더부에 로직 하이의 동작 전압을 인가하며, 선택되지 않은 상기 셀 블록과 접속된 상기 X 디코더부에 로직 로우의 동작 전압을 인가하는 단계;

선택된 상기 셀 블록과 접속된 상기 스위치부에 로직 로우의 제어전압을 인가하고, 선택되지 않은 상기 셀 블록과 접속된 상기 스위치부에 로직 하이의 제어 전압을 인가하는 단계; 및

상기 공통 소스라인과 벌크에 접지전압을 인가하고, 상기 페이지 버퍼를 통해 선택된 상기 비트라인에 검출전압을 인가한 다음, 상기 검출전압의 변화를 센싱하는 단계를 포함하는 낸드 플래시 메모리 소자의 독출 방법.
제 9 항에 있어서,

상기 글로벌 스트링 선택 전압, 상기 글로벌 소스 선택 전압 및 상기 패스 전압으로 4.0 내지 5.0V의 전압을 사용하고, 상기 리드 전압으로 접지전압을 사용하는 낸드 플래시 메모리 소자의 독출 방법.
제 9 항에 있어서,

선택된 상기 셀 블록과 접속된 상기 X 디코더부에 인가되는 로직 하이의 동작 전압으로 4.0V + 2Vt 내지 5.0V + 2Vt 전압을 사용하고, 선택되지 않은 상기 셀 블록과 접속된 상기 X 디코더부에 인가되는 로직 로우의 동작 전압으로 접지전압을 사용하는 낸드 플래시 메모리 소자의 독출 방법.
제 9 항에 있어서,

상기 선택된 셀 블록과 연결된 상기 스위치부에 인가하는 상기 제어전압은 로직 로우이고, 상기 선택되지 않은 셀 블록과 연결된 상기 스위치부에 인가하는 상기 제어전압은 로직 하이인 낸드 플래시 메모리 소자의 독출 방법.