KR102620820B1 - 비휘발성 메모리 장치의 데이터 독출 방법 - Google Patents

비휘발성 메모리 장치의 데이터 독출 방법 Download PDF

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Abstract

본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치의 데이터 독출 방법에서는 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신하고, 상기 제1 워드라인에 인접한 제2 워드라인에 대한 독출 동작을 수행하고, 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다. 상기 제1 워드라인에 대한 독출 동작은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 상기 비휘발성 메모리 장치의 동작 파라미터 중 적어도 하나에 기초하여 상기 제1 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경한다.

Description

비휘발성 메모리 장치의 데이터 독출 방법{A METHOD OF READING DATA IN NON-VOLATILE MEMORY DEVICES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 데이터 독출 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
본 발명의 일 목적은 성능을 높일 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치의 데이터 독출 방법에서는 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신하고, 상기 제1 워드라인에 인접한 제2 워드라인에 대한 독출 동작을 수행하고, 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다. 상기 제1 워드라인에 대한 독출 동작은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 상기 비휘발성 메모리 장치의 동작 파라미터 중 적어도 하나에 기초하여 상기 제1 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치의 데이터 독출 방법에서는 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신하고, 상기 제1 워드라인에 인접한 제2 워드라인에 대한 독출 동작을 수행하고, 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다. 상기 제1 워드라인에 대한 독출 동작은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 상기 비휘발성 메모리 장치의 동작 파라미터에 따라 상기 제1 워드라인에 인가되는 리커버 독출 전압의 레벨은 유지한 상태에서 상기 비트라인들 각각에 대응되는 감지 노드의 전압을 적어도 2번 제1 데이터 및 제2 데이터로서 래치한다.
본 발명의 실시예들에 따르면, 선택 워드라인에 인접한 워드라인들 중 적어도 하나의 워드라인의 데이터의 프로그램 상태 및 비휘발성 메모리 장치의 동작 파라미터에 기초하여 선택 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경하거나 센싱 노드의 디벨러프 시간을 변경하여 인접 워드라인으로부터의 워드라인 커플링을 경험한 메모리 셀들의 데이터를 독출함으로써 성능을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 6은 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 8은 도 3의 비휘발성 메모리 장치에서 페이지 버퍼 회로에 포함될 수 있는 페이지 버퍼의 구성을 나타낸다.
도 9 및 도 10은 워드라인 간섭(커플링)을 줄이기 위한 프로그램 방법을 설명하기 위한 도면이다.
도 11은 (n+1)번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링 이전 및 이후에 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 분포들을 보여주는 도면이다.
도 12는 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 11의 전체 문턱 전압 산포들을 보여주는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 14는 도 13의 독출 방법에서 제2 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 15는 도 13의 독출 방법에서 제1 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 17은 도 16의 독출 방법에서 제1 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 제1 워드라인에 대한 독출 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 예시적인 실시예에 따른 비휘발성 메모리 장치의 독출 방법을 설명하기 위한 타이밍도이다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(20)가 비휘발성 메모리 장치(30)에 인가하는 제어 신호(CTRL)는 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(nCE), 독출 인에이블 신호(nRE) 및 기입 인에이블 신호(nWE)를 포함할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 커맨드 래치 인에이블 신호(CLE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 커맨드 래치 인에이블 신호(CLE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 입출력 라인들을 통하여 전달되는 정보가 커맨드(CMD)임을 가리키는 신호일 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 어드레스 래치 인에이블 신호(ALE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 래치 인에이블 신호(ALE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 어드레스 래치 인에이블 신호(ALE)는 입출력 라인들을 통하여 전달되는 정보가 어드레스(ADDR)임을 가리키는 신호일 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 칩 인에이블 신호(nCE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 칩 인에이블 신호(nCE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 칩 인에이블 신호(nCE)는 비휘발성 메모리 장치(30)가 복수의 메모리 칩들을 포함하는 경우, 복수의 메모리 칩들 중 선택된 메모리 칩을 가리킬 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 독출 인에이블 신호(nRE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 독출 인에이블 신호(nRE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 비휘발성 메모리 장치(30)는 독출 인에이블 신호(nRE)에 기초하여 독출된 데이터를 메모리 컨트롤러(20)로 전송할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 기입 인에이블 신호(nWE)를 전송할 수 있다. 메모리 컨트롤러(20)는 별도로 할당된 제어 핀을 통해 어드레스 기입 인에이블 신호(nWE)를 비휘발성 메모리 장치(30)로 전송할 수 있다. 기입 인에이블 신호(nWE)가 활성화될 때, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 전송되는 신호들을 커맨드(CMD) 또는 어드레스(ADDR)로서 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(700)를 포함할 수 있다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도2에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 사시도이다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D3 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon OD1ide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, D3 방향을 따라 제공되는 마지막 절연 물질(112)의 D3 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D2 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D1 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 6은 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 3을 참조하면, 제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(700)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
제어 회로(450)는 룩-업 테이블(460)을 포함할 수 있다. 상기 룩-업 테이블(460)은 비휘발성 메모리 장치(30)가 본 발명의 실시예들에 따른 데이터 리커버 독출 동작을 수행할 때 제1 워드라인에 인접한 제2 워드라인의 메모리 셀들의 프로그램 상태와 프로그램 동작 후의 경과 시간(리텐션 시간)에 따른 리커버 독출 전압의 레벨을 저장할 수 있다. 또한 상기 룩-업 테이블(460)은 상기 제2 워드라인의 메모리 셀들의 프로그램 상태와 비휘발성 메모리 장치(30)의 동작 온도에 따른 리커버 독출 전압의 레벨을 저장할 수 있다. 제어 회로(450)는 상기 데이터 리커버 독출 동작을 수행하는 경우, 룩-업 테이블(460)을 참조하여 리커버 독출 전압의 레벨을 변경할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(700)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(700)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(700)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(700)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작 시, 전압 생성기(700)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 또한 리커버 독출 동작 시, 전압 생성기(700)는 선택 워드라인에 인접한 워드라인에 독출 전압을 인가하고, 선택 워드라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 7을 참조하면, 전압 생성기(700)는 고전압 생성기(710) 및 저전압 생성기(730)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(700)는 음전압(negative voltage) 생성기(750)를 더 포함할 수 있다.
고전압 생성기(710)는 제1 제어 신호(CTL1)에 응답하여 제어 회로(450)에 의하여 디코딩된 커맨드(CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(730)는 제2 제어 신호(CTL2)에 응답하여 제어 회로(450)에 의하여 디코딩된 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD), 리커버 독출 전압(VDR) 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 리커버 독출 전압(VDR) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(750)는 제3 제어 신호(CTL3)에 응답하여 제어 회로(450)에 의하여 디코딩된 커맨드(CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD') 리커버 검증 전압(VDR') 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
도 8은 도 3의 비휘발성 메모리 장치에서 페이지 버퍼 회로에 포함될 수 있는 페이지 버퍼의 구성을 나타낸다.
도 8을 참조하면, 페이지 버퍼(PB)는 프리차지 회로(411), 스위치 회로(412) 및 감지 및 래치 회로(413)를 포함할 수 있다.
페이지 버퍼(PB)의 프리차지 회로(411), 스위치 회로(413) 및 감지 및 래치 회로(413)는 제어 회로(450)의 제어 신호(PBC)에 응답하여 동작한다. 제어 신호(PBC)는 로드 신호(LOAD), 비트 라인 전압 제어 신호(BLSHF), 비트 라인 선택 신호(BLSLT) 및 실드 신호(SHLD) 등을 포함한다.
프리차지 회로(411)는 감지 노드(SO)에 프리차지 전압(Vdd)을 공급한다. 프리차지 회로는 로드 신호(LOAD)에 응답하여 온오프 되는 프리차지 트랜지스터(TPR)를 포함할 수 있다.
스위치 회로(412)는 트랜지스터들(M1, M2, M3)을 포함할 수 있다. 트랜지스터(M1)는 비트 라인 전압 제어 신호(BLSHF)에 응답하여 소정의 전압 레벨로 비트 라인(BL1)을 프리차지한다. 트랜지스터(M2)는 비트 라인 선택 신호(BLSLT)에 응답하여 비트 라인(BL1)을 선택한다. 트랜지스터(M3)는 실드 신호(SHLD)에 응답하여 비트 라인(BL1)을 방전한다.
감지 및 래치 회로(413)는 감지 노드(SO)의 전압 레벨을 검출한다. 검출된 감지 노드(SO)의 전압 레벨에 따라 데이터가 래치될 것이다. 감지 및 래치 회로는 래치(414) 및 트랜지스터들(T1~T4)을 포함할 수 있다. 래치(414)는 인버터들(INV1, INV2)을 포함할 수 있다. 트랜지스터(T1)의 게이트에는 세트 신호(SET)가 인가되고, 트랜지스터(T2)의 게이트에는 리셋 신호(RST)가 인가되고, 트랜지스터(T3)의 게이트에는 리프레쉬 신호(REF)가 인가되고, 트랜지스터(T4)의 게이트는 감지 노드(SO)에 연결될 수 있다. 감지 및 래치 회로(413)는 제어 신호(PBC)에 포함되는 제어 신호들(SET, RST, REF)에 응답하여 동작한다.
도 9 및 도 10은 워드라인 간섭(커플링)을 줄이기 위한 프로그램 방법을 설명하기 위한 도면이다.
도 9에는 셀 당 3-비트 데이터를 저장하기 위한 그리고 워드라인 커플링을 줄이기 위한 프로그램 방법이 도시되어 있다.
도 9에서, 곡선들(510~513)은 하위 2-페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여주며, 곡선들(520~527)은 상위 1-페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여준다. 하위 및 상위 페이지들이 프로그램된 후, 도 9에 도시된 바와 같이, 메모리 셀들은 8개의 데이터 상태들(E, P1~P7) 중 어느 하나로 프로그램될 것이다.
도 9에 도시된 방법에 있어서, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(510)에 속한 메모리 셀들은 문턱 전압 산포(520) 또는 문턱 전압 산포(521)로 프로그램되고, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(511)에 속한 메모리 셀들은 문턱 전압 산포(522) 또는 문턱 전압 산포(523)로 프로그램된다. 하위 2-페이지가 프로그램된 후 문턱 전압 산포(512)에 속한 메모리 셀들은 문턱 전압 산포(524) 또는 문턱 전압 산포(525)로 프로그램되고, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(513)에 속한 메모리 셀들은 문턱 전압 산포(526) 또는 문턱 전압 산포(527)로 프로그램된다.
도 10에는 셀 당 3-비트 데이터를 저장하기 위한 그리고 워드라인 커플링을 줄이기 위한 프로그램 방법이 도시되어 있다.
도 10에서, 곡선들(530~533)은 하위 2-페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여주며, 곡선들(540~547)은 상위 1-페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여준다. 하위 및 상위 페이지들이 프로그램된 후, 도 10에 도시된 바와 같이, 메모리 셀들은 8개의 데이터 상태들(E, P1~P7) 중 어느 하나로 프로그램될 것이다.
도 10에 도시된 방법에 있어서, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(530)에 속한 메모리 셀들은 문턱 전압 산포(540) 또는 문턱 전압 산포(541)로 프로그램되고, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(531)에 속한 메모리 셀들은 문턱 전압 산포(542) 또는 문턱 전압 산포(543)로 프로그램된다. 하위 2-페이지가 프로그램된 후 문턱 전압 산포(532)에 속한 메모리 셀들은 문턱 전압 산포(544) 또는 문턱 전압 산포(545)로 프로그램되고, 하위 2-페이지가 프로그램된 후 문턱 전압 산포(533)에 속한 메모리 셀들은 문턱 전압 산포(546) 또는 문턱 전압 산포(547)로 프로그램된다.
도 10에서 설명된 프로그램 방법은 음의 검증 전압들이 사용된다는 점에서 도 9에서 설명된 프로그램 방법과 다르다. 즉, 도 9에서 설명된 프로그램 방법의 경우, 프로그램 상태들(P1~P7)에 각각 대응하는 검증 전압들은 모두 양의 전압들(예를 들면, 0.1V, 1.0V, 1.9V, 2.8V, 3.7V, 4.6V, 5.5V)로 각각 설정될 것이다. 다시 말해서, 프로그램 상태들(P1~P7) 각각은 양의 전압이 선택된 워드 라인에 인가된 상태에서 판별될 것이다. 이에 반해서, 도 10에서 설명된 프로그램 방법의 경우, 프로그램 상태들(P1, P2)에 각각 대응하는 검증 전압들은 모두 음의 전압들(-1.5V, -0.6V)로 각각 설정되고, 프로그램 상태들(P3~P7)에 각각 대응하는 검증 전압들은 모두 양의 전압들(0.3V, 1.2V, 2.1V, 3.0V, 3.9V)로 각각 설정될 것이다. 다시 말해서, 프로그램 상태들(P1~P7)중 하나 또는 그 보다 많은 프로그램 상태들은 음의 전압이 선택된 워드 라인에 인가된 상태에서 판별될 것이다. 음의 전압을 이용하여 판별되는 프로그램 상태들(또는, 데이터 상태들)의 수는 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 11은 (n+1)번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링 이전 및 이후에 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 분포들을 보여주는 도면이다.
도 11에 도시된 예는 (n+1)번째 워드라인(또는 제2 워드라인)의 메모리 셀들이 프로그램되기 이전 즉, 워드라인 커플링 이전 n번째 워드라인(또는 제1 워드라인)의 메모리 셀들과 관련된 2개의 인접한 문턱 전압 분포들(610, 620)을 보여준다.
도 11에는 단지 2 개의 문턱 전압 산포들이 도시되어 있다. 하지만, 셀 당 비트 수에 따라 더 많은 문턱 전압 산포들이 존재함은 잘 이해될 것이다. 문턱 전압 산포들의 수는 메모리 셀에 저장되는 데이터 비트들의 수에 의거하여 결정될 것이다. 예를 들면, m-비트 데이터(m은 2 또는 그 보다 큰 정수)가 메모리 셀에 저장될 때, 2 개의 문턱 전압 산포들이 생길 것이다. 문턱 전압 분포들(610, 620)은 문턱 전압 분포들(610, 620) 사이에 존재하는 독출 전압(VRD)을 이용하여 구별될 것이다. 비록 도면에는 도시되지 않았지만, 나머지 문턱 전압 분포들 역시 인접한 문턱 전압 분포들 사이에 존재하는 독출 전압을 이용하여 구별될 것이다. 이러한 독출 동작을 정상 독출 동작이라 칭하고, 정상 독출 동작에서 사용되는 독출 전압(VRD)을 정상 독출 전압이라 칭한다.
도 11에 도시된 문턱 전압 산포들(611, 621)은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 야기되는 워드라인 커플링에 대응하는 문턱 전압 이동을 경험한 이후의 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(611, 621)은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 생기는 워드 라인 커플링을 경험하고 그리고 경험하지 않은 메모리 셀들에 대한 전체 문턱 전압 산포들을 나타낸다.
도 12는 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 11의 전체 문턱 전압 산포들을 보여주는 도면이다.
도 12에 있어서, 문턱 전압 산포들(613, 623)은 워드라인 커플링으로 인한 문턱 전압 이동을 경험하지 않은(또는, 커플링 받지 않은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(615, 625)은 워드 라인 커플링으로 인한 문턱 전압 이동을 경험한(또는, 커플링 받은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 즉, 문턱 전압 산포들(615, 625)은 데이터 상태들(613, 615)로 프로그램되었던 메모리 셀들의 문턱 전압 이동을 나타낸다.
n번째 워드라인의 프로그램된 메모리 셀들은, (n+1)번째 워드라인의 메모리 셀들의 프로그램으로 인해 겪는 문턱 전압 이동에 따라, 커플링을 받지 않은 문턱 전압 산포들(613, 623)에 또는 커플링을 받은 문턱 전압 산포들(615, 625)에 속할 것이다. 도 12에 도시된 바와 같이, 제1 리커버 독출 전압(VDR1)은 커플링을 받지 않은 메모리 셀들을 읽기 위해서 즉, 문턱 전압 분포들(613, 623) 내의 메모리 셀들을 구분하기 위해서 사용될 수 있다. 제2 리커버 독출 전압(VDR2)은 커플링을 받은 메모리 셀들을 읽기 위해서 즉, 문턱 전압 분포들(615, 625) 내의 메모리 셀들을 구분하기 위해서 사용될 수 있다.
워드라인 커플링으로 인해 생기는 독출 에러를 줄이기 위해서 제1 및 제2 리커버 독출 전압들(VDR1, VDR2)을 이용하여 하나의 문턱 전압 산포(또는, 데이터 상태)(커플링을 받은 산포와 커플링을 받지 않은 산포로 구성됨)에 대해 2번의 독출 동작들이 행해질 것이다. 하나의 데이터 상태에 대해 행해지는 독출 동작들의 횟수는 공격 셀들(또는, 커플링을 유발하는 프로그램 상태들)로 이루어지는 그룹들의 수에 따라 결정될 것이다. 예를 들면, 공격 셀들은 하나의 그룹을 구성하거나, 2개 또는 그 보다 많은 그룹들을 구성할 것이다. 공격 셀들이 하나의 그룹을 구성하는 경우, 2번의 독출 동작들이 행해질 것이다. 공격 셀들이 2개의 그룹들을 구성하는 경우, 3번의 독출 동작들이 행해질 것이다.
공격 셀들이 하나의 그룹을 구성할 때 행해지는 독출 동작을 설명하기 위한 도 12를 참조하면, 제1 리커버 독출 전압(VDR1)을 이용한 읽기 동작은 커플링을 받지 않은 산포들(613, 623)에 속한 메모리 셀들을 구분하기 위해 행해지고, 제2 리커버 독출 전압(VDR2)을 이용한 독출 동작은 커플링을 받은 산포들(615, 615 )에 속한 메모리 셀들을 구분하기 위해 행해질 것이다.
제1 리커버 독출 전압(VDR1)을 이용하여 독출될 메모리 셀들과 제 2 독출 전압(VDR2)을 이용하여 독출될 메모리 셀들은 상위 워드라인의 메모리 셀들로부터 독출된 데이터에 의거하여 구분될 수 있다.
예시적인 실시예에 있어서, 3-비트 데이터의 경우, 만약 공격 셀들이 하나의 그룹을 구성하면, 공격 셀들은 도 9 및 도 10에 도시된 프로그램 상태들(P1, P3, P5, P7)을 갖도록 프로그램된 메모리 셀들일 것이다. 다른 실시예에 있어서, 3-비트 데이터의 경우, 만약 공격 셀들이 하나의 그룹을 구성하면, 공격 셀들은 도 9 및 도 10에 도시된 프로그램 상태들(P1, P3, P5, P7) 중 적어도 3개의 프로그램 상태들을 갖도록 프로그램된 메모리 셀들일 것이다. 만약 공격 셀들이 2개의 그룹들을 구성하는 경우, 공격 셀들은 도 9에 도시된 프로그램 상태(P1)을 갖도록 그리고 프로그램 상태들(P2∼P7)을 갖도록 프로그램된 메모리 셀들일 것이다.
하지만, 공격 셀들로 구성되는 그룹들을 정의하기 위한 프로그램 상태들이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 공격 셀들로 구성되는 그룹들을 정의하기 위한 프로그램 상태들이 프로그램 방식과 커플링 크기에 따라 다양하게 결정될 수 있다. 또는, 공격 셀 그룹들의 수(또는, 각 그룹에 속한 프로그램 상태들)은 프로그램-소거 사이클을 고려하여 결정될 수 있다. 예를 들면, 소정의 프로그램-소거 사이클 횟수가 경과한 후, 공격 셀들의 프로그램 상태들은 에러율에 의거하여 재구성될 수 있다. 하나의 공격 셀 그룹에 속한 프로그램 상태들(P1, P3, P5, P7) 또는 (P2∼P7)은 2개 또는 그 보다 많은 그룹들로 재구성될 수 있다.
또한 도 12에서, n 번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포들(611, 621)는 n 번째 워드라인의 메모리 셀들이 프로그램된 후의 경과 시간(이하에서는 '리텐션 시간')에 따라서 하위 프로그램 상태의 문턱 전압 산포는 문턱 전압(Vt)의 (+) 방향으로 확장되게 되고, 상위 프로그램 상태의 문턱 전압 산포는 문턱 전압(Vt)의 (-) 방향으로 확장되게 된다. 여기서, 메모리 셀들의 프로그램 시간은 타임 스탬프로서 메모리 셀들의 페이지의 메타 영역에 저장될 수 있다. 또한 리텐션 시간을 산출하기 위하여 제어 회로(450)는 타이머(미도시)를 포함할 수 있다. 상기 타이머는 소프트웨어나 펌웨어로 구현될 수 있다. 즉 제어 회로(450)는 메타 영역에 저장된 타임 스탬프와 타이머로부터 제공되는 현재 시간에 기초하여 메모리 셀들의 리텐션 시간을 산출할 수 있다.
또한 n 번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포들(611, 621)은 (n+1)번째 워드 라인의 메모리 셀들의 프로그램 상태에 따라 확장 정도가 달라지게 된다. 예를 들어, (n+1)번째 워드 라인의 메모리 셀들의 프로그램 상태가 도 9와 도 10의 제7 프로그램 상태(P7)인 경우에, n번째 워드라인의 메모리 셀들의 프로그램 상태가 제1 프로그램 상태(P1)인 경우가 제7 프로그램 상태(P7)인 경우보다 확장 정도가 더 클 수 있다.
따라서, 제1 및 제2 리커버 독출 전압들(VDR1, VDR2)의 레벨은 n 번째 워드라인의 메모리 셀들의 리텐션 시간 및/또는 (n+1)번째 워드 라인의 메모리 셀들의 프로그램 상태와 n 번째 워드라인의 메모리 셀들의 프로그램 상태의 차이에 따라서 조절될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 1 내지 도 13을 참조하면, 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치(30)의 독출 방법에서는, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신한다(S110). 상기 독출 리퀘스트는 상기 메모리 컨트롤러(20)로부터 인가되는 독출 커맨드(CMD)일 수 있다. 비휘발성 메모리 장치(30)는 정상 독출 전압(VRD)를 이용하여 제1 워드라인에 인접한 제2 워드라인(제1 워드라인의 상위 워드라인)에 대한 독출 동작을 수행한다(S120). 제2 워드라인의 메모리 셀들로부터 독출된 데이터는 도 3의 페이지 버퍼 회로(410)의 상응하는 페이지 버퍼에 래치될 수 있다.
비휘발성 메모리 장치(30)는 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다(S130). 비휘발성 메모리 장치(30)가 제1 워드라인에 대한 독출 동작을 수행하는 경우, 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 비휘발성 메모리 장치(30)의 동작 파라미터 중 적어도 하나에 기초하여 제1 워드라인에 인가되는 리커버 독출 전압(VDR)의 레벨을 변경할 수 있다. 상기 동작 파라미터는 상기 리텐션 시간이나 상기 비휘발성 메모리 장치(30)의 동작 온도일 수 있다.
상기 동작 온도는 비휘발성 메모리 장치(30)에 구비되는 온도 센서(미도시)에서 제공될 수 있다. 비휘발성 메모리 장치(30)의 제어 회로(450)는 상술한 바와 같이 상기 룩-업 테이블(460)을 참조하여 제1 워드라인에 인가되는 리커버 독출 전압(VDR)의 레벨을 변경할 수 있다.
비휘발성 메모리 장치(30)는 독출된 데이터를 외부의 메모리 컨트롤러(20)에 제공할 수 있다(S140).
도 9 내지 도 12를 참조하여 설명한 바와 같이, 메모리 셀들 각각은 3-비트 데이터를 저장하며, 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나를 갖도록 프로그램될 수 있다.
제2 워드라인의 메모리 셀들의 프로그램 상태가 제1 프로그램 상태(P1)을 가지는 경우의 리커버 독출 전압의 레벨은 프로그램 상태가 제7 프로그램 상태(P7)을 가지는 경우의 리커버 독출 전압의 레벨보다 낮을 수 있다.
제1 워드라인의 메모리 셀들의 프로그램 상태가 제1 프로그램 상태(P1)을 가지는 경우, 리커버 독출 전압의 레벨은 상기 리텐션 시간에 따라 증가할 수 있다. 또한, 제1 워드라인의 메모리 셀들의 프로그램 상태가 제1 프로그램 상태(P1)을 가지는 경우, 리커버 독출 전압의 레벨은 상기 동작 온도의 상승에 따라 증가할 수 있다.
도 14는 도 13의 독출 방법에서 제2 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 14를 참조하면, 제2 워드라인에 대한 독출 동작을 수행하기 위하여, 정상 독출 전압(VRD)을 이용하여 제2 워드라인의 메모리 셀들로부터 데이터를 독출하고(S121), 상기 제2 워드라인의 메모리 셀들의 프로그램 상태를 판단할 수 있다(S122).
도 15는 도 13의 독출 방법에서 제1 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 15를 참조하면, 제1 워드라인에 대한 독출 동작을 수행하기 위하여(S130), 적어도 두 개의 리커버 독출 전압들(VDR1, VDR2)를 이용하여 제1 워드라인에 대하여 독출 동작을 수행하되 프로그램 상태 및 동작 파라미터에 기초하여 리커버 독출 전압들(VDR1, VDR2)의 레벨을 조절하면서 독출 동작을 수행할 수 있다(S131). 상술한 바와 같이, 상기 동작 파라미터는 상기 제1 워드라인에 연결되는 메모리 셀들의 리텐션 타임 및 상기 비휘발성 메모리 장치(30)의 동작 온도 중 적어도 하나일 수 있다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 16을 참조하면, 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치(30)의 독출 방법에서는, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신한다(S210). 상기 독출 리퀘스트는 상기 메모리 컨트롤러(20)로부터 인가되는 독출 커맨드(CMD)일 수 있다. 비휘발성 메모리 장치(30)는 정상 독출 전압(VRD)를 이용하여 제1 워드라인에 인접한 제2 워드라인(제1 워드라인의 상위 워드라인)에 대한 독출 동작을 수행한다(S220). 제2 워드라인의 메모리 셀들로부터 독출된 데이터는 도 3의 페이지 버퍼 회로(410)의 상응하는 페이지 버퍼에 래치될 수 있다.
비휘발성 메모리 장치(30)는 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다(S230). 비휘발성 메모리 장치(30)가 제1 워드라인에 대한 독출 동작을 수행하는 경우, 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 비휘발성 메모리 장치(30)의 동작 파라미터 중 적어도 하나에 기초하여 제1 워드라인인 인가되는 리커버 독출 전압(VDR)의 레벨을 유지하면서 상기 비트라인들 각각에 대응되는 감지 노드의 전압을 적어도 2번 제1 데이터 및 제2 데이터로서 래치할 수 있다. 상기 동작 파라미터는 상기 리텐션 시간일 수 있다. 비휘발성 메모리 장치(30)는 독출된 데이터를 외부의 메모리 컨트롤러(20)에 제공할 수 있다(S240).
도 17은 도 16의 독출 방법에서 제1 워드라인에 대한 독출 동작을 수행하는 단계를 나타내는 흐름도이다.
도 17을 참조하면, 제1 워드라인에 대한 독출 동작을 수행하기 위하여(S230), 하나의 리커버 독출 전압(VDR2)를 이용하여 제1 워드라인에 대하여 독출 동작을 수행하되 프로그램 상태 및 동작 파라미터에 기초하여 감지 노드의 디벨럽핑 시간을 조절하면서 제1 워드라인에 대한 독출 동작을 수행할 수 있다(S231).
도 18은 본 발명의 실시예들에 따른 제1 워드라인에 대한 독출 동작을 설명하기 위한 도면이다.
도 8 및 도 18을 참조하면, 제1 워드라인에 대한 독출 동작은 비트 라인 프리치지 구간(631), 감지 노드 디벨러프 구간(632), 래치 구간(633), 감지 노드 프리챠지 구간(634), 감지 노드 디벨러프 구간(634) 및 래치 구간(635)를 포함할 수 있다. 래치 구간(635) 이후에 비트라인 리커버리 구간을 포함할 수 있다.
비트라인 프리차지 구간(631) 이전에, 감지 및 래치 회로(413)에 제2 워드라인의 메모리 셀들의 데이터가 래치된다. 비트라인 프리차지 구간(631)에서 프리차지 회로(411)에 의하여 비트라인(BL1)이 미리 설정된 값으로 프리차지되고, 감지 노드(SO)는 전원 전압(Vdd)으로 프리차지된다.
감지 노드 디벨러프 구간(632)에서는 프리차지 회로(411)에서 감지 노드(SO)의 전류 공급이 차단되고, 트랜지스터들(M1, M2)이 턴-온된다. 이러한 조건에 따르면, 래치된 제2 워드라인의 메모리 셀들의 프로그램 상태에 따라 감지 노드(SO)는 상이한 기울기에 따라 제1 시간(t1) 동안 디벨러프된다.
감지 노드 디벨러프 구간(632)에 이어서 래치 구간(633)에서는 래치(414)를 통하여 래치 동작이 수행되어, 제1 워드라인의 메모리 셀의 데이터가 래치된다. 래치 구간(633)에 이어 감지 노드(SO)가 프리차지되고(634), 감지 노드 노드 디벨러프 구간(634)에서는 프리차지 회로(411)에서 감지 노드(SO)의 전류 공급이 차단되고, 트랜지스터들(M1, M2)이 턴-온된다. 이러한 조건에 따르면, 래치된 제2 워드라인의 메모리 셀들의 프로그램 상태에 따라 감지 노드(SO)는 상이한 기울기에 따라 제2 시간(t2) 동안 디벨러프된다. 감지 노드 디벨러프 구간(635)에 이어서 래치 구간(635)에서는 래치(414)를 통하여 래치 동작이 수행되어, 제1 워드라인의 메모리 셀의 데이터가 래치된다.
예시적인 실시예에 있어서, 감지 노드 프리차지 구간(634) 이전에 행해지는 감지 노드 디벨러프 구간에 대응하는 시간(t1)이 감지 노드 프리차지 구간(634) 이후에 행해지는 감지 노드 디벨러프 구간에 대응하는 시간(t2)보다 짧게 설정될 수 있다. 이러한 경우, 감지 노드 프리차지 구간(634) 이전에 행해지는 감지 노드 디벨러프 구간에 대응하는 시간(t1)은 리커버 독출 전압(VDR2)보다 낮은 문턱 전압을 갖는 메모리 셀이 온 셀로 판별되도록 결정되고, 감지 노드 프리차지 구간(634) 이후에 행해지는 감지 노드 디벨러프 구간에 대응하는 시간(t2)은 리커버 독출 전압(VDR2)보다 일정한 전압만큼 낮은 문턱 전압을 갖는 메모리 셀이 오프 셀로 판별되도록 결정될 것이다.
또한, 감지 노드 프리차지 구간(634) 이전 및 이후의 감지 노드 디벨러프 구간에 대응하는 시간들(t1, t2) 각각은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제1 프로그램 상태를 가지는 경우가 상기 제1 및 제2 시간 각각은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제7 프로그램 상태를 가지는 경우보다 짧을 수 있다.
또한 감지 노드 프리차지 구간(634) 이전 및 이후의 감지 노드 디벨러프 구간에 대응하는 시간들(t1, t2) 각각은 상기 제1 워드라인의 메모리 셀들의 상기 프로그램 상태가 상기 제1 프로그램 상태를 가지는 경우 상기 리텐션 시간의 증가에 따라 증가될 수 있다.
도 19는 본 발명의 예시적인 실시예에 따른 비휘발성 메모리 장치의 독출 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 장치의 데이터 리커버 독출 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 선택된 제1 워드라인(예를 들면, n번째 워드 라인)에 인접한 제2 워드라인(예를 들면, (n+1)번째 워드라인)에 연결된 메모리 셀들로부터 데이터가 정상 독출 전압들(RD1~RD7)을 이용하여 독출된다. 독출된 데이터는 비휘발성 메모리 장치(30)의 페이지 버퍼 회로(410)에 저장된다. 그 다음에, 제2 워드라인 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 동작 파라미터 중 적어도 하나에 기초하여 제1 워드라인에 연결된 메모리 셀들로부터 데이터가 읽혀진다. 도 18을 참조하여 설명한 바와 같이, 하나의 리커버 독출 전압(VDR2)이 제1 워드라인에 인가된 상태에서 연속적으로 감지 동작들(또는, 래치 동작들)이 수행된다.
여기서, 산포들(613, 615)을 구별하기 위한 그리고 산포들(623, 6251)을 구별하기 위한 감지 동작들은 도 18서 설명된 디벨러프 시간의 제어 스킴을 이용하여 연속적으로 수행될 수 있다. 다. 이상의 설명에 따르면, 워드 라인으로 공급되는 리커버 독출 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 검출하는 것이 가능하다. 이는 워드라인 전압을 변화시키는 데 필요한 셋업 시간이 필요하지 않음을 의미한다. 게다가, 연속적인 감지 동작들이 수행되는 동안, 비트 라인의 전압이 일정하게 (또는, 프리챠지된전압으로) 유지되며, 그 결과 비트 라인을 프리챠지하는 데 필요한 시간을 줄이는 것이 가능하다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 1 내지 도 12 및 도 20을 참조하면, 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치(30)의 독출 방법에서는, 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신한다(S310). 상기 독출 리퀘스트는 상기 메모리 컨트롤러(20)로부터 인가되는 독출 커맨드(CMD)일 수 있다. 비휘발성 메모리 장치(30)는 정상 독출 전압(VRD)를 이용하여 제1 워드라인에 인접한 제2 워드라인(제1 워드라인의 상위 워드라인)에 대한 독출 동작을 수행한다(S320). 제2 워드라인의 메모리 셀들로부터 독출된 데이터는 도 3의 페이지 버퍼 회로(410)의 상응하는 페이지 버퍼에 래치될 수 있다.
비휘발성 메모리 장치(30)는 정상 독출 전압(VRD)를 이용하여 제1 워드라인에 인접한 제3 워드라인(제1 워드라인의 하위 워드라인)에 대한 독출 동작을 수행한다(S330). 제3 워드라인의 메모리 셀들로부터 독출된 데이터는 도 3의 페이지 버퍼 회로(410)의 상응하는 페이지 버퍼에 래치될 수 있다.
비휘발성 메모리 장치(30)는 제2 워드라인의 메모리 셀들로부터 독출된 데이터 및 제3 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행한다(S240). 비휘발성 메모리 장치(30)가 제1 워드라인에 대한 독출 동작을 수행하는 경우, 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태, 제3 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 비휘발성 메모리 장치(30)의 동작 파라미터 중 적어도 하나에 기초하여 제1 워드라인에 인가되는 리커버 독출 전압(VDR)의 레벨을 변경할 수 있다. 상기 동작 파라미터는 상기 리텐션 시간이나 상기 비휘발성 메모리 장치(30)의 동작 온도일 수 있다. 비휘발성 메모리 장치(30)는 독출된 데이터를 외부의 메모리 컨트롤러(20)에 제공할 수 있다(S250).
상술한 바와 같이 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 방법에서는 선택 워드라인에 인접한 워드라인들 중 적어도 하나의 워드라인의 데이터의 프로그램 상태 및 비휘발성 메모리 장치의 동작 파라미터에 기초하여 선택 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경하거나 센싱 노드의 디벨러프 시간을 변경하여 인접 워드라인으로부터의 워드라인 커플링을 경험한 메모리 셀들의 데이터를 독출함으로써 성능을 높일 수 있다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 21을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 비휘발성 메모리 장치들(1100)은 선택 워드라인에 인접한 워드라인들 중 적어도 하나의 워드라인의 데이터의 프로그램 상태 및 비휘발성 메모리 장치의 동작 파라미터에 기초하여 선택 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경하거나 센싱 노드의 디벨러프 시간을 변경하여 인접 워드라인으로부터의 워드라인 커플링을 경험한 메모리 셀들의 데이터를 독출함으로써 성능을 높일 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 비휘발성 메모리 장치 100: 메모리 셀 어레이
430: 어드레스 디코더 410: 페이지 버퍼 회로
420: 데이터 입출력 회로 450: 제어 회로
700: 전압 생성기

Claims (10)

  1. 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치의 데이터 독출 방법으로서,
    상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신하는 단계;
    상기 제1 워드라인에 인접한 제2 워드라인에 대한 독출 동작을 수행하는 단계; 및
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행하는 단계를 포함하고,
    상기 제1 워드라인에 대한 독출 동작은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 상기 비휘발성 메모리 장치의 동작 파라미터에 따라 상기 제1 워드라인에 인가되는 리커버 독출 전압의 레벨을 변경하고,
    상기 메모리 셀들 각각은 3-비트 데이터를 저장하며, 소거 상태 및 제1 내지 제7 프로그램 상태들 중 어느 하나를 갖도록 프로그램되고,
    상기 비휘발성 메모리 장치의 동작 파라미터는 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 후의 경과 시간 및 상기 비휘발성 메모리 장치의 동작 온도 중 하나를 포함하고,
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제1 프로그램 상태를 가지는 경우, 상기 리커버 독출 전압의 레벨은 상기 동작 파라미터의 증가 또는 상응에 따라 증가하는 비휘발성 메모리 장치의 데이터 독출 방법.
  2. 제1항에 있어서,
    상기 제2 워드라인의 메모리 셀들 중 상기 제1, 제3, 제5 및 제7 프로그램 상태들을 갖는 메모리 셀들은 상기 제1 워드라인에 대한 독출 동작 시 상기 제1 워드라인의 메모리 셀들에 워드라인 간섭을 유발하는 공격 셀들의 그룹을 형성하는 비휘발성 메모리 장치의 데이터 독출 방법.
  3. 제1항에 있어서,
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제1 프로그램 상태를 가지는 경우, 상기 리커버 독출 전압의 레벨은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제7 프로그램 상태를 가지는 경우 상기 리커버 독출 전압의 레벨보다 낮은 비휘발성 메모리 장치의 데이터 독출 방법.
  4. 제1항에 있어서,
    상기 비휘발성 메모리 장치의 동작 파라미터가 상기 프로그램 후의 경과 시간을 포함하는 경우,
    상기 리커버 독출 전압의 레벨은 상기 프로그램 후의 경과 시간에 따라 증가하는 비휘발성 메모리 장치의 데이터 독출 방법.
  5. 제1항에 있어서,
    상기 비휘발성 메모리 장치의 동작 파라미터가 상기 비휘발성 메모리 장치의 동작 온도를 포함하는 경우,
    상기 리커버 독출 전압의 레벨은 상기 동작 온도의 상승에 따라 증가하는 비휘발성 메모리 장치의 데이터 독출 방법.
  6. 제1항에 있어서,
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터는 상기 제1 워드라인의 메모리 셀들이 워드라인 간섭을 경험한 메모리 셀인지 여부를 판별하는데 이용되고,
    상기 제1 워드라인에 대한 독출 동작을 수행하는 단계는
    상기 제2 워드라인의 메모리 셀들의 프로그램 상태 및 상기 동작 파라미터에 따라 적어도 두 개의 리커버 독출 전압의 레벨을 변경하면서 상기 제1 워드라인의 메모리 셀들로부터 데이터를 독출하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 독출 방법.
  7. 제1항에 있어서,
    상기 제1 워드라인에 대한 독출 동작을 수행하기 전에 상기 제1 워드라인에 인접한 제3 워드라인에 대한 독출 동작을 수행하는 단계를 더 포함하고,
    상기 제1 워드라인에 대한 독출 동작은 상기 제3 워드라인의 메모리 셀들로부터 독출된 데이터에 더 기초하여 수행되고,
    상기 제2 워드라인은 상기 제1 워드라인의 상위 워드라인이고, 상기 제3 워드라인은 상기 제1 워드라인의 하위 워드라인인 비휘발성 메모리 장치의 데이터 독출 방법.
  8. 복수의 워드라인들과 복수의 비트라인의 교차 영역들에 배열되는 메모리 셀들을 구비하는 비휘발성 메모리 장치의 데이터 독출 방법으로서,
    상기 복수의 워드라인들 중 제1 워드라인에 대한 독출 리퀘스트를 수신하는 단계;
    상기 제1 워드라인에 인접한 제2 워드라인에 대한 독출 동작을 수행하는 단계; 및
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터에 기초하여 상기 제1 워드라인에 대한 독출 동작을 수행하는 단계를 포함하고,
    상기 제1 워드라인에 대한 독출 동작은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 프로그램 상태 및 상기 비휘발성 메모리 장치의 동작 파라미터에 따라 상기 제1 워드라인에 인가되는 리커버 독출 전압의 레벨은 유지한 상태에서 상기 비트라인들 각각에 대응되는 감지 노드의 전압을 적어도 2번 제1 데이터 및 제2 데이터로서 래치하는 비휘발성 메모리 장치의 데이터 독출 방법.
  9. 제8항에 있어서,
    상기 감지 노드의 전압을 적어도 2번 제1 데이터 및 제2 데이터로서 래치하는 것은
    제1 시간 동안, 상기 프로그램 상태 및 상기 동작 파라미터 중 적어도 하나에 따라 상기 감지 노드들의 전압들을 변화시키는 단계;
    상기 감지 노드들의 전압을 제1 데이터로서 래치하는 단계;
    상기 감지 노드들의 전압을 프리차지하는 단계;
    상기 제1 시간과는 다른 제2 시간 동안, 상기 프로그램 상태 및 상기 동작 파라미터 중 적어도 하나에 따라 상기 감지 노드들의 전압들을 변화시키는 단계; 및
    상기 감지 노드들의 전압들을 상기 제2 데이터로서 래치하는 단계를 포함하고,
    상기 제1 시간은 상기 제2 시간보다 짧은 비휘발성 메모리 장치의 데이터 독출 방법.
  10. 제9항에 있어서,
    상기 메모리 셀들 각각은 3-비트 데이터를 저장하며, 소거 상태 및 제1 내지 제7 프로그램 상태들 중 어느 하나를 갖도록 프로그램되고,
    상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제1 프로그램 상태를 가지는 경우의 상기 제1 및 제2 시간 각각은 상기 제2 워드라인의 메모리 셀들로부터 독출된 데이터의 상기 프로그램 상태가 상기 제7 프로그램 상태를 가지는 경우의 상기 제1 및 제2 시간 각각보다 짧은 비휘발성 메모리 장치의 데이터 독출 방법.

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