CN107507647B - 一种三维存储器及其读取方法和读取电路 - Google Patents

一种三维存储器及其读取方法和读取电路 Download PDF

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Abstract

本发明公开了一种三维存储器及其读取方法和读取电路，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善电子由电势低的预设存储单元向相邻电势高的存储单元流动的情况，进而改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。

Description

一种三维存储器及其读取方法和读取电路
技术领域
本发明涉及存储器技术领域，更为具体的说，涉及一种三维存储器及其读取方法和读取电路。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储器设备，随着人们追求低功耗、轻质量和更好性能的非易失存储产品，NAND存储器设备在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已经达到了实际扩展的极限，为了进一步提高存储容量，降低每比特的存储成本，提出了3D NANFD存储器(三维存储器)。现有的三维存储器包括有存储串阵列，存储串阵列包括有多个存储串，且每个存储串包括有串联的多个存储晶体管。现有技术在对三维存储器进行数据的读取过程中，会对选中存储串进行读取，而同时也会对未选中存储串进行电压的输入，具体为对未选中存储串中随机的存储晶体管的控制端输入验证电压，同时对未选中存储串的其余存储晶体管输入串导通电压，其中，验证电压为在读取过程中呈上升趋势的电压。现有的读取方法经常导致未选中的存储串中的存储单元在输入验证电压的时候，存储晶体管内产生热载流子注入效应，降低三维存储器的可靠性。
发明内容
有鉴于此，本发明提供了一种三维存储器及其读取方法和读取电路，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
为实现上述目的，本发明提供的技术方案如下：
一种三维存储器的读取方法，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，包括：
关闭所述存储串阵列中的未选中的存储串；
控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。
可选的，对所述预设存储单元输入所述验证电压为：
对所述预设存储单元输入电压值呈下降趋势的验证电压。
可选的，所述读取方法包括第一验证阶段、第二验证阶段和第三验证阶段；其中，在所述第一验证阶段，对所述预设存储单元输入第一预设验证电压；
在所述第二验证阶段，对所述预设存储单元输入第二预设验证电压；
及，在所述第三验证阶段，对所述预设存储单元输入第三预设验证电压，其中，所述第一预设验证电压大于所述第二预设验证电压，且所述第二预设验证电压大于所述第三预设验证电压。
可选的，所述存储串还包括第一端部选择单元和第二端部选择单元，所述第一端部选择单元串接于所述串联的多个存储单元的输入端部，且所述第二端部选择单元串接于所述串联的多个存储单元的输出端部；
其中，所述第一端部选择单元的输入端连接位线，所述第二端部选择单元的输出端连接共源线。
可选的，关闭所述存储串阵列中的未选中的存储串为：
关断所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元。
可选的，所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。
相应的，本发明还提供了一种三维存储器的读取电路，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，包括：
控制模块，所述控制模块用于关闭所述存储串阵列中的未选中的存储串；
及，电压输出模块，所述电压输出模块用于对所述存储单元输入电压，以控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。
可选的，所述验证电压为电压值呈下降趋势的验证电压。
可选的，所述读取电路读取过程分三个阶段为第一验证阶段、第二验证阶段和第三验证阶段；其中，电压输出模块在在所述第一验证阶段，对所述预设存储单元输入第一预设验证电压；
在所述第二验证阶段，对所述预设存储单元输入第二预设验证电压；
及，在所述第三验证阶段，对所述预设存储单元输入第三预设验证电压，其中，所述第一预设验证电压大于所述第二预设验证电压，且所述第二预设验证电压大于所述第三预设验证电压。
可选的，所述存储串还包括第一端部选择单元和第二端部选择单元，所述第一端部选择单元串接于所述串联的多个存储单元的输入端部，且所述第二端部选择单元串接于所述串联的多个存储单元的输出端部；
其中，所述第一端部选择单元的输入端连接位线，所述第二端部选择单元的输出端连接共源线。
可选的可选的，所述控制模块与所述第一端部选择单元和所述第二端部选择单元的控制端相连；
其中，所述控制模块用于对所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元的控制端输入关闭电压。
可选的，所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。
相应的，本发明还提供了一种三维存储器，所述三维存储器包括商述的三维存储器的读取电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种三维存储器及其读取方法和读取电路，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，包括：关闭所述存储串阵列中的未选中的存储串；控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。由上述内容可知，本发明提供的技术方案，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善电子由电势低的预设存储单元向相邻电势高的存储单元流动的情况，进而改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种三维存储器的读取方法的流程图；
图2为本申请实施例提供的一种三维存储器的线路结构示意图；
图3为本申请实施例提供的一种三维存存储器的读取时序示意图；
图4为本申请实施例提供的一种三维存储器的读取电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，现有技术在对三维存储器进行数据的读取过程中，会对选中存储串进行读取，而同时也会对未选中存储串进行电压的输入，具体为对未选中存储串中随机的存储晶体管的控制端输入验证电压，同时对未选中存储串的其余存储晶体管输入串导通电压，其中，验证电压为在读取过程中呈上升趋势的电压。现有的读取方法经常导致未选中的存储串中的存储单元在输入验证电压的时候，存储晶体管内产生热载流子注入效应，降低三维存储器的可靠性。
基于此，本申请实施例提供了一种三维存储器及其读取方法和读取电路，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种三维存储器的读取方法的流程图，其中，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，读取方法包括：
S1、关闭所述存储串阵列中的未选中的存储串；
S2、控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。
需要说明的是，本申请实施例提供的预设存储单元为在读取过程中随机选中的存储单元，故而，本申请对该预设存储单元的具***置不做限定。
由上述内容可知，本申请实施例提供的技术方案，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善电子由电势低的预设存储单元向相邻电势高的存储单元流动的情况，进而改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
下面结合附图对本申请实施例提供的三维存储器的结构进行说明，参考图2所示，为本申请实施例提供的一种三维存储器的结构示意图，其中，本申请提供的三维存储器包括：
存储串阵列，所述存储串阵列包括多个存储串100，且所述存储串100包括串联的多个存储单元110。
在本申请一实施例中，本申请提供的所述存储串100还包括第一端部选择单元101和第二端部选择单元102，所述第一端部选择单元101串接于所述串联的多个存储单元110的输入端部，且所述第二端部选择单元102串接于所述串联的多个存储单元110的输出端部；
其中，所述第一端部选择单元101的输入端连接位线BL，所述第二端部选择单元102的输出端连接共源线GL。
以及，本申请实施例提供的三维存储器还包有多条字线(WL(0)-WL(m))，存储串100中的存储单元110的控制端分别于字线一一对应连接，其中，验证电压Vverify和串导通电压Vread均为通过相应字线传输至对应存储单元110的控制端。此外，第一端部选择单元101的控制端与串选择线SSL相连，第二端部选择单元102的控制端与接地选择线GSL相连。
为了关闭与存储串，本申请实施例提供的关闭所述存储串阵列中的未选中的存储串为：
关断所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元。即，通过串选择线SSL和接地选择线GSL传输关闭电压至选择单元，进而关闭串联的存储单元与位线BL和共源线GL之间的联系。
需要说明的是，本申请实施例提供的三维存储器还包括有驱动电路、感应电路等结构，对此与现有技术相同，故不作多余赘述。
在本申请一实施例中，本申请提供的对所述预设存储单元输入所述验证电压为：
对所述预设存储单元输入电压值呈下降趋势的验证电压。其中，在读取过程中，除了被选中的预设存储单元外，其余存储单元会的控制端被输入数值较大的串导通电压；因而，在读取过程中的开始阶段对预设存储单元的控制端输入较大的验证电压，进而预设存储单元根据较大的验证电压产生的耦合电势将会与存储单元根据串导通电压产生的耦合电势相近，进而避免出现接入验证电压的预设存储单元的电子向相邻接入串导通电压的存储单元流动的情况发生，改善设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
同时，在三维存储器的读取过程中，存储串的输入端和输入端实际应用中会出现漏电现象(即第一端部选择单元和第二端部选择单元在实际应用中并非绝对关闭，其还会与分别连接的位线和共源线之间出现漏电流传输)，因而，随着读取时间的推移，存储串各个存储单元产生的耦合电势实际上是会随着读取时间变小的。故而，在读取过程的后续阶段，将验证电压的数值变小，能够使得预设存储单元产生的耦合电势随之变小，同样继续保持与存储单元根据串导通电压产生的耦合电势相近的状态，保证未选中存储串中的各区域电势较为均衡，改善设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
在本申请一实施例中，参考图3所示，为本申请实施例提供的一种三维存储器的读取时序示意图，本申请提供的所述读取方法包括第一验证阶段T1、第二验证阶段T2和第三验证阶段T3，对此阶段划分与现有技术相同，故不做多余赘述；
其中，在所述第一验证阶段T1，对所述预设存储单元111输入第一预设验证电压Vrf1；
在所述第二验证阶段T2，对所述预设存储单元111输入第二预设验证电压Vrf2；
及，在所述第三验证阶段T3，对所述预设存储单元111输入第三预设验证电压Vrf3，其中，所述第一预设验证电压Vrf1大于所述第二预设验证电压Vrf2，且所述第二预设验证电压Vrf2大于所述第三预设验证电压Vrf3。
以及，在读取过程中，对其余存储单元(如与预设存储单元111相邻的两个存储单元112和存储单元113)输入串导通电压Vread。
需要说明的是，本申请实施例对于验证电压和串导通电压的具体数值大小不做具体限制，需要根据实际应用进行具体设计。
在本申请一实施例中，本申请提供的所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。其中，本申请对提供的晶体管的类型不做具体限制，需要根据实际应用进行具体设计。
以及，在本申请一实施例中，对三维存储器的读取过程中，对于选中存储串，对其预设存储单元输入的验证电压，其可以为呈下降趋势的验证电压(如图3中所示的验证电压)，还可以为呈上升趋势的验证电压(如与图3中验证电压相反的电压)，对此本申请不做具体限制。
相应的，本申请实施例还提供了一种三维存储器的读取电路，参考图4所示，为本申请实施例提供的一种三维存储器的读取电路的结构示意图，其中，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串100，且所述存储串100包括串联的多个存储单元110，包括：
控制模块200，所述控制模块200用于关闭所述存储串阵列中的未选中的存储串；
及，电压输出模块300，所述电压输出模块用于对所述存储单元输入电压，以控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。
其中，三维存储器可以包括有第一端部选择单元101和第二端部选择单元102，以及，存储单元110的控制端与字线(WL(0)-WL(m))一一对应连接，其中，控制模块200可以通过关闭第一端部选择单元101和第二端部选择单元102以使存储串100与位线BL和共源线GL断开连接。以及，电压输出模块300可以通过字线将验证电压和串导通电压传输至相应的存储单元。
在本申请一实施例中，本申请提供的所述验证电压为电压值呈下降趋势的验证电压。
及，本申请提供的所述读取电路读取过程分三个阶段为第一验证阶段、第二验证阶段和第三验证阶段；其中，电压输出模块在在所述第一验证阶段，对所述预设存储单元输入第一预设验证电压；
在所述第二验证阶段，对所述预设存储单元输入第二预设验证电压；
及，在所述第三验证阶段，对所述预设存储单元输入第三预设验证电压，其中，所述第一预设验证电压大于所述第二预设验证电压，且所述第二预设验证电压大于所述第三预设验证电压。
在本申请一实施例中，本申请提供的所述存储串还包括第一端部选择单元和第二端部选择单元，所述第一端部选择单元串接于所述串联的多个存储单元的输入端部，且所述第二端部选择单元串接于所述串联的多个存储单元的输出端部；
其中，所述第一端部选择单元的输入端连接位线，所述第二端部选择单元的输出端连接共源线。
本申请实施例提供的所述控制模块与所述第一端部选择单元和所述第二端部选择单元的控制端相连；
其中，所述控制模块用于对所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元的控制端输入关闭电压。
在本申请一实施例中，本申请提供的所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。
相应的，本申请实施例还提供了一种三维存储器，所述三维存储器包括商述的三维存储器的读取电路。
本申请实施例提供了一种三维存储器及其读取方法和读取电路，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，包括：关闭所述存储串阵列中的未选中的存储串；控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内。由上述内容可知，本申请实施例提供的技术方案，在对三维存储器读取过程中，控制未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内，使得未选中存储串中的各区域电势较为均衡，改善电子由电势低的预设存储单元向相邻电势高的存储单元流动的情况，进而改善预设存储单元出现热载流子注入效应的情况，提高三维存储器的可靠性。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种三维存储器的读取方法，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，其特征在于，包括：
关闭所述存储串阵列中的未选中的存储串；
控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内；
其中，对所述预设存储单元输入所述验证电压为：
对所述预设存储单元输入电压值呈下降趋势的验证电压。
2.根据权利要求1所述的三维存储器的读取方法，其特征在于，所述读取方法包括第一验证阶段、第二验证阶段和第三验证阶段；其中，在所述第一验证阶段，对所述预设存储单元输入第一预设验证电压；
在所述第二验证阶段，对所述预设存储单元输入第二预设验证电压；
及，在所述第三验证阶段，对所述预设存储单元输入第三预设验证电压，其中，所述第一预设验证电压大于所述第二预设验证电压，且所述第二预设验证电压大于所述第三预设验证电压。
3.根据权利要求1所述的三维存储器的读取方法，其特征在于，所述存储串还包括第一端部选择单元和第二端部选择单元，所述第一端部选择单元串接于所述串联的多个存储单元的输入端部，且所述第二端部选择单元串接于所述串联的多个存储单元的输出端部；
其中，所述第一端部选择单元的输入端连接位线，所述第二端部选择单元的输出端连接共源线。
4.根据权利要求3所述的三维存储器的读取方法，其特征在于，关闭所述存储串阵列中的未选中的存储串为：
关断所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元。
5.根据权利要求3所述的三维存储器的读取方法，其特征在于，所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。
6.一种三维存储器的读取电路，所述三维存储器包括存储串阵列，所述存储串阵列包括多个存储串，且所述存储串包括串联的多个存储单元，其特征在于，包括：
控制模块，所述控制模块用于关闭所述存储串阵列中的未选中的存储串；
及，电压输出模块，所述电压输出模块用于对所述存储单元输入电压，以控制所述未选中存储串中的预设存储单元在输入验证电压后产生的耦合电势，与所述未选中存储串中其余存储单元在输入串导通电压后产生的耦合电势之间电势差在预设范围内；
其中，所述验证电压为电压值呈下降趋势的验证电压。
7.根据权利要求6所述的三维存储器的读取电路，其特征在于，所述读取电路读取过程分三个阶段为第一验证阶段、第二验证阶段和第三验证阶段；其中，电压输出模块在所述第一验证阶段，对所述预设存储单元输入第一预设验证电压；
在所述第二验证阶段，对所述预设存储单元输入第二预设验证电压；
及，在所述第三验证阶段，对所述预设存储单元输入第三预设验证电压，其中，所述第一预设验证电压大于所述第二预设验证电压，且所述第二预设验证电压大于所述第三预设验证电压。
8.根据权利要求6所述的三维存储器的读取电路，其特征在于，所述存储串还包括第一端部选择单元和第二端部选择单元，所述第一端部选择单元串接于所述串联的多个存储单元的输入端部，且所述第二端部选择单元串接于所述串联的多个存储单元的输出端部；
其中，所述第一端部选择单元的输入端连接位线，所述第二端部选择单元的输出端连接共源线。
9.根据权利要求8所述的三维存储器的读取电路，其特征在于，所述控制模块与所述第一端部选择单元和所述第二端部选择单元的控制端相连；
其中，所述控制模块用于对所述存储串阵列中的未选中的存储串中的第一端部选择单元和第二端部选择单元的控制端输入关闭电压。
10.根据权利要求9所述的三维存储器的读取电路，其特征在于，所述存储单元为存储晶体管；
及，所述第一端部选择单元和所述第二端部选择单元均为选择晶体管。
11.一种三维存储器，其特征在于，所述三维存储器包括权利要求6～10任意一项所述的三维存储器的读取电路。
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