KR100849211B1 - 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 - Google Patents

락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 Download PDF

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Abstract

락 감지부를 구비하는 주파수 조절기 및 그 주파수 조절 방법이 개시된다, 상기 주파수 조절기는 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락(phase lock) 신호를 발생하여 위상 락 여부를 실시간으로 판별하고 위상 락 시간 측정할 수 있다.
PLL, DLL, 위상 락

Description

락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법{Frequency regulator having lock detector and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 위상 락 시간을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 실시예에 따른 PLL의 기능 블록도이다.
도 3은 도 2에 도시된 PLL의 위상 주파수 검출기의 회로도이다.
도 4는 도 2에 도시된 PLL의 락 감지부의 회로도이다.
도 5는 도 2에 도시된 PLL의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 위상 락 시간을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예에 따른 DLL의 기능 블록도이다.
본 발명은 주파수 조절기에 관한 것으로, 보다 상세하게는 락 감지부(lock dector)를 구비하는 주파수 조절기 및 주파수 조절 방법에 관한 것이다.
PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop)은 주파수 뿐만아니라 위상에 있어서 기준 신호에 동기된 출력신호를 발생한다.
"위상 락(phase lock)"은 상기 PLL(또는 DLL)의 출력 신호의 주파수의 위상이 기준 신호의 주파수의 위상과 동기 된 것을 의미하며, 위상 락 시간은 상기 PLL(또는 DLL)이 리셋 된 후 위상 락 될 때까지의 시간으로 정의된다.
도 1은 종래의 위상 락 시간을 설명하기 위한 타이밍도이다. 도 1을 참조하면, 종래의 PLL의 위상 락 시간은 항상 PLL의 출력신호(fvco)의 정해진 클락(예컨대, 200 ~ 20000사이클)으로 정의되어 상기 PLL(또는 DLL)을 구비하는 전자시스템은 상기 위상 락 시간이 경과 하기 전에는 언락(unlock) 상태로 판단하였다.
그러나 종래의 기술에 의하면 다음과 같은 문제점이 발생 될 수 있다.
첫째, PLL(또는 DLL)의 위상이 상기 위상 락 시간 전에 이미 락되었음에도 불구하고 상기 위상 락 시간이 경과하기 전까지 PLL(또는 DLL)은 불필요한 클락들을 사용하므로 상기 PLL(또는 DLL)이 초기화되는 시간이 느려질 수 있다.
둘째, PLL(또는 DLL)를 이용하여 레이턴시(Latency) 관련 클락이 준비되어야 하는 경우, 위상 락 시간이 경과하기 전에 상기 레이턴시 클락이 설정되어야 하므로 레이턴시 클락 설정이 복잡해 질 수 있다.
셋째, PLL(또는 DLL)의 기준 신호의 주파수와 출력 신호의 주파수의 시간차에 영향을 주는 지터(jitter)의 정도가 파악될 수 없으며, 상기 PLL(또는 DLL)의 동작 상태가 파악되는 방법이 없어서 상기 PLL(또는 DLL)이 언락되더라도 알 수 있는 방법이 없을 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 PLL(또는 DLL)의 신호들을 이용하여 상기 PLL(또는 DLL)의 위상 락 여부를 판별하고 위상 락 시간을 측정할 수 있으며, 내부 레이턴시 설정을 정확히 할 수 있는 주파수 조절기 및 그 주파수 조절 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 기준 신호와 출력 신호의 시간차에 영향을 주는 지터의 정도를 판별할 수 있으며, 상기 PLL(또는 DLL)의 동작 상태를 파악할 수 있는 주파수 조절기 및 그 주파수 조절 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 주파수 조절기는 기준 신호와 궤환 신호를 수신하고, 상기 기준 신호의 위상과 상기 궤환 신호의 위상을 비교하여 상기 궤환 신호의 위상과 주파수를 조절하기 위한 제1 제어 신호와 제2 제어 신호를 출력하기 위한 위상 주파수 검출기; 및 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락(phase lock) 신호를 발생하는 락 감지부를 구비한다.
상기 주파수 조절기는 상기 궤환 신호를 출력하는 전압제어 발진기(VCO)를 구비하는 PLL(Phase Locked Loop)이다.
상기 주파수 조절기는 상기 궤환 신호를 출력하는 전압 제어 지연 라인(VCDL)을 구비하는 DLL(Delay Locked Loop)이다.
상기 락 감지부는 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이를 검출하고, 검출된 시간 차이와 상기 기준 시간을 비교하여 비교 결과에 상응하는 비교 신호를 출력하는 시간 차 검출부; 및 상기 비교 신호에 기초하여 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 상기 시간 차이가 상기 기준 시간보다 작은 상태가 유지되는 경우, 상기 위상 락 신호를 발생하는 위상 락 판별부를 구비한다.
상기 시간 차 검출부는 상기 제1 제어 신호와 상기 제2 제어 신호를 수신하는 제1 낸드게이트; 상기 제1 낸드게이트의 출력 신호를 상기 기준 시간만큼 지연시키는 지연블록; 상기 제1 낸드게이트의 출력 신호와 상기 지연블록의 출력신호를 수신하는 제2 낸드게이트; 및 상기 제2 낸드게이트의 출력 신호와 리셋신호에 기초하여 상기 비교 신호를 출력하는 논리회로부를 구비한다.
상기 논리회로부는 상기 제2 낸드게이트의 출력 신호와 리셋신호를 수신하는 제3 낸드 게이트; 및 상기 제3 낸드 게이트의 출력신호를 수신하여 상기 비교 신호를 출력하는 인버터를 구비한다.
상기 위상 락 판별부는 상기 시간 차 검출부에서 출력된 상기 비교신호를 래치하는 래치 회로부; 상기 기준신호에 응답하여 상기 기준신호를 토글링하는 토글 회로부; 및
상기 기준 신호와 상기 토글 회로부의 출력신호에 응답하여 상기 위상 락 신호를 출력하는 논리 회로부를 구비한다.
상기 기술적 과제를 달성하기 위한 주파수 조절 방법은 기준 신호와 궤환 신호를 수신하고, 상기 기준 신호의 위상과 상기 궤환 신호의 위상을 비교하여 상기 궤환 신호의 위상과 주파수를 조절하기 위한 제1 제어 신호와 제2 제어 신호를 출력하는 단계; 및 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락(phase lock) 신호를 발생하는 단계를 구비한다.
상기 위상 락 신호를 발생하는 단계는 상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이를 검출하고, 검출된 시간 차이와 상기 기준 시간을 비교하여 비교 결과에 상응하는 비교 신호를 출력하는 단계; 및 상기 비교 신호에 기초하여 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 상기 시간 차이가 상기 기준 시간보다 작은 상태가 유지되는 경우, 상기 위상 락 신호를 발생하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 PLL의 기능 블록도이고, 도 3은 도 2에 도시된 PLL의 위상 주파수 검출기의 회로도이다. 도 2와 도 3을 참조하면, PLL(phase locked loop; 10)은 위상 주파수 검출기(phase frequency detector; PFD, 20), 전하 펌프(charge pump; CP, 30), 저역 통과 필터(low pass filter; LPF, 40), 전압 제어 발진기(voltage controlled oscillator; VCO, 50), 및 락 감지부(lock detector; 60)을 구비한다.
상기 PFD(20)는 기준 신호(fref)와 상기 VCO(50)로부터 출력된 궤환 신호(fvco)를 수신하고, 이들의 위상을 비교하고, 비교결과에 상응하는 제1 제어신호(/up) 또는 제2 제어신호(/down)를 CP(30) 및 락 감지부(60)로 출력한다.
상기 PFD(20)는 제1 제어신호 발생부(22), 제2 제어신호 발생부(24), 및 리셋부(26)을 구비한다.
상기 제1 제어신호 발생부(22)는 기준 신호(fref)의 위상과 궤환 신호(fvco)의 위상을 비교해 상기 궤환 신호(fvco)의 위상이 상기 기준 신호(fref)의 위상 보다 빠른 경우 상기 궤환 신호(fvco)의 주파수를 증가시키기 위한 상기 제1 제어신호(/up)를 발생한다.
상기 제2 제어신호 발생부(24)는 기준 신호(fref)의 위상과 궤환 신호(fvco)의 위상을 비교해 상기 궤환 신호(fvco)의 위상이 상기 기준 신호(fref)의 위상보다 느린 경우 상기 궤환 신호(fvco)의 주파수를 감소시키기 위하여 상기 제2 제어신호(/down)를 발생한다.
상기 리셋부(26)는 상기 제1 제어신호(/up)가 발생 된 후 발생 된 상기 제2 제어신호(/down)를 리셋 신호로 사용하여 상기 PFD(20)를 리셋시킨다.
또는, 상기 리셋부(26)는 상기 제2 제어신호(/down)가 발생 된 후 발생 된 상기 제1 제어신호(/up)를 리셋 신호로 사용하여 상기 PFD(20)를 리셋시킨다.
지연부(261)는 상기 리셋부(26)의 리셋 동작시, 상기 제1 제어신호(/up) 및 상기 제2 제어신호(/down)를 소정의 시간(τdr) 동안 지연시켜 상기 PFD(20)의 이득이　"0" 인　데드존(dead zone)이 발생되는 것을 방지한다.
상기 PFD(20)는 기준 신호(fref)의 위상과 궤환 신호(fvco)의 위상을 비교하고 비교결과로서 상기 제1 제어신호(/up) 또는 제2 제어신호(/down)를 발생할 수 있다.
"up"신호의 위상과 상기 제1 제어신호(/up)의 시간 차이는 180도이고, "down"신호의 위상과 상기 제2 제어신호(/down)의 시간 차이는 180도이다.
상기 기준 신호(fref)는 고정된 안정된(fixed stable) 주파수를 발생하는 크리스탈 오실레이터(crystal oscillator; 미도시)로부터 출력된 신호이다.
상기 CP(30)는 제1 제어신호(/up)에 응답하여 소정의 전류(또는 전하)를 상기 LPF(40)로 공급하고, 제2 제어신호(/down)에 응답하여 상기 LPF(40)의 커패시터에 저장된 전류(또는 전하)를 방전한다.
루프 필터의 일 예로 구현되는 상기 LPF(40)는 상기 CP(30)로부터 공급된 전류에 포함된 고주파 잡음을 제거하고 아날로그 제어전압을 발생하고, 상기 VCO(50)는 상기 아날로그 제어전압에 기초하여 상기 출력 신호(fvco)를 발생한다.
상기 락 감지부(60)는 상기 기준 신호(fref)의 적어도 반 주기의 간격 동안 상기 PFD(20)에서 출력된 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락 신호(LD)를 발생한다.
상기 기준 시간은 디자인 룰(design rule)에 의해서 미리 설정된 값으로서, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 위상 차이(또는, 시간 차이)가 기준 시간보다 작은 상태가 상기 기준 신호(fref)의 적어도 반 주기의 간격 동안 유지된다면 상기 궤환 신호(fvco)는 상기 기준 신호(fref)에 락(lock)된 것으로 볼 수 있다.
도 4는 도 2에 도시된 PLL의 락 감지부의 회로도이고, 도 5는 도 2에 도시된 PLL의 동작을 나타내는 타이밍도이다. 도 2와 도 4 내지 5를 참조하면, 상기 락 감지부(60)는 시간 차 검출부(52) 및 위상 락 판별부(54)를 구비한다.
상기 시간 차 검출부(52)는 상기 제1 제어신호(/up) 및 상기 제2 제어신호(/down)를 수신하고, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차이(τw)를 검출하고, 검출된 시간 차이(τw)와 기준 시간(τld)과 비교하여 비교 결과에 상응하는 비교 신호(pw)를 출력한다.
예컨대, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차이(τw)가 상기 기준 시간(τld) 보다 작은 경우, 상기 비교 신호(pw)는 제1 논리레벨 상태("하이")가 된다.
그러나, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차이(τw)가 상기 기준 시간(τld) 보다 큰 경우, 상기 비교 신호(pw)는 제2 논리레벨상태("로우")가 된다.
상기 시간 차 검출부(52)는 제1 낸드게이트(N1), 지연블록(521), 제2 낸드게이트(N3), 제3 낸드 게이트(N5), 및 제1 인버터(I1)를 구비한다.
상기 제1 낸드게이트(N1)는 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과인 제1 신호(w)를 출력한다.
즉, 상기 제1 신호(w)의 펄스 폭에 상응하는 시간 차(τw)는 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 위상 차이 또는 시간 차이를 나타내는 신호로서, 기준 신호(fref)와 궤환 신호(fvco)의 시간 차(τ)에 리셋 지연 시간(τdr)을 더한 값이 된다.
상기 지연블록(521)은 상기 제1 신호(w)를 수신하여 상기 제1 신호(w)를 상기 기준 시간(τld)만큼 지연시킨 제2 신호(dw)를 출력하며, 상기 지연블록(521)은 적어도 하나의 버퍼로 구현될 수 있다.
상기 제2 낸드게이트(N3)는 상기 제1 신호(w)와 상기 제2 신호(dw)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과인 제3 신호(ew)를 출력하고, 상기 제3 낸드 게이트(N5)는 상기 제3 신호(ew)와 리셋신호(resb)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과인 제4 신호(fw)를 출력한다.
상기 제1 인버터(I1)는 상기 제4 신호(fw)를 수신하고 반전시켜, 상기 비교 신호(pw)를 출력한다. 즉, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 기준 시간(τld)보다 작은 경우, 상기 비교신호(pw)는 제1 논리 레벨 상태("하이")가 된다.
그러나 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 기준 시간(τld)보다 큰 경우, 상기 비교신호(pw)는 제2 논리 레벨 상태("로우")가 된다.
상기 위상 락 판별부(54)는 상기 비교 신호(pw)에 기초하여 상기 기준 신호(fref)의 적어도 반 주기의 간격 동안 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차이(τw)가 기준 시간(τld)보다 작은 상태가 유지되는 경우, 활성화 된(예컨대, 하이) 상기 위상 락 신호(LD)를 발생한다.
상기 위상 락 판별부(54)는 래치 회로부(56), 토글 회로부(58), 및 논리회로부(60)를 구비한다.
상기 래치 회로부(56)는 상기 논리회로부(60)의 제1 출력신호(qw)에 기초하여 상기 시간 차 검출부(52)에서 출력된 상기 비교신호(pw)를 래치한다. 래치된 신호(rw)는 제2 인버터(I3)를 통하여 반전된 신호(/rw)로 출력될 수 있다.
상기 토글 회로부(58)는 기준신호(fref)에 응답하여 상기 기준신호(fref)를 토글링하며, 제1 플립플롭(581)과 제2 플립플롭(583)을 구비한다.
상기 제1 플립플롭(581)은 반전된 제1 출력신호(/qw)에 기초하여 상기 반전된 제1 출력신호(/qw)를 래치하고, 상기 제1 플립플롭(581)은 상기 논리회로부(60)의 반전된 제1 출력신호(/qw)를 수신하기 위한 클락단자(ck), 반전된 래치 신호(/rw)를 수신하기 위한 리셋단자(clr), 출력신호(y0)를 출력하는 제1 출력단자(q), 및 반전된 출력신호(/y0)를 출력하는 제2 출력단자(qn)를 구비한다.
즉, 상기 제1 플립플롭(581)은 상기 반전된 제1 출력신호(/qw)의 상승 에지 에 응답하여 상기 반전된 제1 출력신호(/qw)의 레벨 상태를 샘플링하고 출력한다.
다른 실시 예에 따라, 상기 제1 플립플롭(581)은 상기 반전된 제1 출력신호(/qw)의 하강 에지에 응답하여 상기 반전된 제1 출력신호(/qw)의 레벨 상태를 래치할 수 있다.
상기 반전된 제1 출력신호(/qw)는 위상 락 신호(LD)가 제2 논리레벨 상태("로우")인 경우, 상기 기준신호(fref)와 상응하는 논리레벨 상태를 가진다.
따라서, 제1 플립플롭(581)의 출력신호(y0)는 위상 락 신호(LD)가 제2 논리레벨 상태("로우")인 경우, 기준신호(fref)에 응답하여 상기 기준신호(fref)를 토글링한 결과와 동일하다.
예컨대, 도 5에서 제1 플립플롭(581)의 출력신호(y0)는 비교 신호(pw)가 제2논리 레벨 상태("로우")인 동안(즉, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 기준 시간(τld)보다 큰 경우), 상기 기준신호(fref)의 상승 에지에 응답하여 상기 기준신호(fref)의 레벨 상태를 샘플링하고 출력한다(L1 과 L3).
상기 제2 플립플롭(583)은 반전된 제1 플립플롭(581)의 출력신호(/y0)에 기초하여 상기 반전된 제1 플립플롭(581)의 출력신호(/y0)를 래치한다.
상기 제2 플립플롭(583)은 반전된 제1 플립플롭(581)의 출력신호(/y0)를 수신하기 위한 클락단자(ck), 반전된 래치 신호(/rw)를 수신하기 위한 리셋단자(clr), 및 출력신호(y1)를 출력하는 출력단자(q)를 구비한다.
즉, 상기 제2 플립플롭(583)은 상기 반전된 제1 플립플롭(581)의 출력신 호(/y0)의 상승 에지에 응답하여 상기 반전된 제1 플립플롭(581)의 출력신호(/y0)의 레벨 상태를 샘플링하고 출력한다(L5).
다른 실시 예에 따라, 상기 제2 플립플롭(583)은 상기 반전된 제1 플립플롭(581)의 출력신호(/y0)의 하강 에지에 응답하여 상기 반전된 제1 플립플롭(581)의 출력신호(/y0)의 레벨 상태를 래치할 수 있다.
상기 논리회로부(60)는 제4 낸드 게이트(N7), 제5 낸드 게이트(N9), 및 제3 인버터(I7)을 구비한다.
상기 제4 낸드 게이트(N7)는 상기 기준신호(fref)와 상기 제5 낸드 게이트(N9)의 출력신호(/LD)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과인 제1 출력신호(qw)를 출력한다.
상기 제5 낸드 게이트(N9)는 상기 제1 출력신호(qw), 상기 제1 플립플롭(581)의 출력신호(y0), 및 상기 제2 플립플롭(583)의 출력신호(y1)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과인 제2 출력신호(/LD)를 출력한다.
상기 제3 인버터(I7)는 상기 제2 출력신호(/LD)를 수신하고 반전시켜 위상 락 신호(LD)를 출력한다.
즉, 제5 낸드 게이트(N9)에 입력되는 상기 제1 출력신호(qw), 상기 제1 플립플롭(581)의 출력신호(y0), 및 상기 제2 플립플롭(583)의 출력신호(y1) 각각의 논리상태가 제1 논리레벨상태("하이")인 경우, 상기 제2 출력신호(/LD)는 제2 논리레벨상태("로우")가 되고, 상기 위상 락 신호(LD)는 제1 논리레벨상태("하이")가 되어 상기 PLL(10)의 위상이 락된다.
예컨대, 도 5에서 상기 기준신호(fref)의 "2.5"클락 동안, 상기 비교신호(pw)가 제1 논리 레벨 상태("하이")인 경우(즉, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 기준 시간(τld)보다 작은 경우), 위상 락 신호(LD)가 제2 논리레벨상태("로우")에서 제1 논리레벨상태("하이")로 천이되어(TD) 상기 PLL(10)의 위상은 락(lock)된다.
반면에, 상기 비교신호(pw)가 제2 논리 레벨 상태("로우")인 경우(즉, 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 기준 시간(τld)보다 큰 경우), 위상 락 신호(LD)가 제1 논리레벨상태("하이")에서 제2 논리레벨상태("로우")로 천이되어 상기 PLL(10)의 위상은 언락(unlock)된다.
본 발명에 의하면, 위상 락 간격은 락된 기준 시간(τld)으로 정의되어 상기 제1 제어신호(/up)와 상기 제2 제어신호(/down)의 시간 차(τw)가 상기 기준 시간(τld)보다 큰 시간 차를 갖는 경우에 내부의 지터 양을 측정할 수 있다.
따라서, 위상 락 판별부(52)는 상기 지터 양이 　큰　경우　언락　되었다고　판단하여 비교신호(pw)를 제2 논리레벨("로우")로 천이하여 위상 락 신호(LD)를 비 활성화 시킬 수 있다.
도 6은 본 발명의 실시예에 따른 위상 락 시간을 설명하기 위한 타이밍도이다. 도 1과 도 6을 참조하면, PLL(10)의 리셋 후, 위상이 락되는 시간이 실시간으로 파악되므로 종래의 기술과 같이 PLL(또는 DLL)의 위상이 락되었음에도 불구하고 정해진 위상 락 시간이 경과하기 전까지 남은 클락들을 사용하지 못하는 문제점이 개선될 수 있음을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 DLL의 기능 블록도이다. 도 1과 도 7을 참조하면, DLL(100)은 PLL(10)과 비교하여 VCO(50) 대신에 전압 제어 지연 라인(VCDL; voltage control delay line, 45)를 구비한다.
상기 VCDL(45)은 LPF(40)에서 발생된 아날로그 제어전압에 기초하여 기준 신호(fref)를 지연시켜 출력 신호(fvco)를 발생한다.
DLL(100)은 VCO(50) 대신에 VCDL(45)를 구비한다는 차이점 외에는 PLL(10)과 그 구성과 동작이 동일 또는 유사한바 이에 대한 상세한 설명은 생략한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 락 감지부를 구비하는 주파수 조절기 및 그 주파수 조절 방법은 PLL(또는 DLL)의 내부 신호를 이용하여 상기 PLL(또는 DLL)의 위상 락 여부를 판별하고 위상 락 시간 측정할 수 있으며, 내부 레이턴시 설정을 정확히 할 수 있다.
본 발명에 의하면 실시간으로 PLL(또는 DLL)의 위상 락 여부가 파악되어 상기 PLL(또는 DLL)이 언락되었는지 쉽게 판단할 수 있다.
본 발명에 의하면 기준 신호와 출력 신호의 시간 차에 영향을 주는 지터의 양을 측정할 수 있다.

Claims (9)

  1. 기준 신호와 궤환 신호를 수신하고, 상기 기준 신호의 위상과 상기 궤환 신호의 위상을 비교하여 상기 궤환 신호의 위상과 주파수를 조절하기 위한 제1 제어 신호와 제2 제어 신호를 출력하기 위한 위상 주파수 검출기; 및
    상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락(phase lock) 신호를 발생하는 락 감지부를 구비하는 주파수 조절기.
  2. 제1항에 있어서, 상기 주파수 조절기는,
    상기 궤환 신호를 출력하는 전압제어 발진기(VCO)를 구비하는 PLL(Phase Locked Loop)인 주파수 조절기.
  3. 제1항에 있어서, 상기 주파수 조절기는,
    상기 궤환 신호를 출력하는 전압 제어 지연 라인(VCDL)을 구비하는 DLL(Delay Locked Loop)인 주파수 조절기.
  4. 제1항에 있어서, 상기 락 감지부는,
    상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이를 검출하고, 검출된 시간 차이와 상기 기준 시간을 비교하여 비교 결과에 상응하는 비교 신호를 출력하는 시간 차 검출부; 및
    상기 비교 신호에 기초하여 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 상기 시간 차이가 상기 기준 시간보다 작은 상태가 유지되는 경우, 상기 위상 락 신호를 발생하는 위상 락 판별부를 구비하는 주파수 조절기.
  5. 제4항에 있어서, 상기 시간 차 검출부는,
    상기 제1 제어 신호와 상기 제2 제어 신호를 수신하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력 신호를 상기 기준 시간만큼 지연시키는 지연블록;
    상기 제1 낸드게이트의 출력 신호와 상기 지연블록의 출력신호를 수신하는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력 신호와 리셋신호에 기초하여 상기 비교 신호를 출력하는 논리 회로부를 구비하는 주파수 조절기.
  6. 제5항에 있어서, 상기 논리 회로부는,
    상기 제2 낸드게이트의 출력 신호와 상기 리셋신호를 수신하는 제3 낸드 게이트; 및
    상기 제3 낸드 게이트의 출력신호를 수신하여 상기 비교 신호를 출력하는 인버터를 구비하는 주파수 조절기.
  7. 제4항에 있어서, 상기 위상 락 판별부는,
    상기 시간 차 검출부에서 출력된 상기 비교신호를 래치하는 래치 회로부;
    상기 기준신호에 응답하여 상기 기준신호를 토글링하는 토글 회로부; 및
    상기 기준 신호와 상기 토글 회로부의 출력신호에 응답하여 상기 위상 락 신호를 출력하는 논리 회로부를 구비하는 주파수 조절기.
  8. 기준 신호와 궤환 신호를 수신하고, 상기 기준 신호의 위상과 상기 궤환 신호의 위상을 비교하여 상기 궤환 신호의 위상과 주파수를 조절하기 위한 제1 제어 신호와 제2 제어 신호를 출력하는 단계; 및
    상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이가 기준 시간보다 작은 상태가 유지되는 경우 위상 락(phase lock) 신호를 발생하는 단계를 구비하는 주파수 조절 방법.
  9. 제8항에 있어서, 상기 위상 락 신호를 발생하는 단계는,
    상기 제1 제어 신호 및 상기 제2 제어 신호에 기초하여 상기 제1 제어 신호와 상기 제2 제어 신호의 시간 차이를 검출하고, 검출된 시간 차이와 상기 기준 시간을 비교하여 비교 결과에 상응하는 비교 신호를 출력하는 단계; 및
    상기 비교 신호에 기초하여 상기 기준 신호의 적어도 반 주기의 간격 동안 상기 제1 제어 신호와 상기 제2 제어 신호의 상기 시간 차이가 상기 기준 시간보다 작은 상태가 유지되는 경우, 상기 위상 락 신호를 발생하는 단계를 구비하는 주파수 조절 방법.
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