KR100878259B1 - 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법 - Google Patents

위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법 Download PDF

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Abstract

지연 고정 루프는 지연 라인 및 위상 검출기를 포함한다. 지연 라인은 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성한다. 위상 검출기는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성한다. 따라서 지연 고정 루프는 위상 검출 영역을 증가시켜 지연 고정 루프의 오동작을 방지할 수 있다.

Description

위상 검출기, 이를 포함하는 지연 고정 루프 및 이를 구동하는 방법{PHASE DETECTOR, DELAY-LOCKED LOOPS HAVING THE SAME AND METHODS OF DRIVING THE SAME}
도 1은 일반적인 지연 고정 루프의 구성을 나타내는 블록도이다.
도 2는 도 1의 위상 검출기를 나타내는 구성도이고, 도 3은 도 2의 위상 검출기의 동작 영역을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 5는 도 4의 위상 검출기를 나타내는 블록도이다.
도 6은 출력 클록 신호가 도 3의 비정상적인 동작 영역(330a)에 있는 경우에 도 4에 나타난 지연 고정 루프의 동작을 나타내는 타이밍도이다.
도 7은 출력 클록 신호가 도 3의 비정상적인 동작 영역(330b)에 있는 경우에 도 4에 나타난 지연 고정 루프의 동작을 나타내는 타이밍도이다.
도 8은 도 4에 나타난 지연 고정 루프의 제어 코드의 값을 나타내는 그래프이고, 도 9는 도 4에 나타난 지연 고정 루프에 의한 시뮬레이션 결과를 나타내는 그래프이다.
도 10은 본 발명의 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 11은 도 4 또는 도 10에 나타난 지연 고정 루프를 채택한 집적 회로를 타 나내는 블록도이다.
도 12는 도 4 또는 도 10에 나타난 지연 고정 루프를 채택한 컴퓨팅 시스템을 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 지연 고정 루프 410 : 위상 검출기
420 : 지연 제어부 430 : 지연 라인
본 발명은 지연 고정 루프에 관한 것으로 특히, 위상 검출기의 동작 영역을 증가시키기 위한 위상 검출기, 지연 고정 루프, 이를 포함하는 집적 회로, 이를 포함하는 컴퓨팅 시스템 및 이를 구동하는 방법에 관한 것이다.
전자 공학에 있어서, 지연 고정 루프(DLL, Delay-Locked Loop)는 위상 고정 루프(PLL, Phase Locked Loop)와 유사한 디지털 회로로, 지연 고정 루프는 반도체 메모리 장치와 같은 집적 회로의 타이밍 특성을 개선하기 위하여 클록 신호의 위상을 변경하는데 사용된다. 또한 지연 고정 루프는 클록 데이터 복구(clock data recover)를 위하여 사용될 수도 있다.
도 1은 일반적인 지연 고정 루프의 구성을 나타내는 블록도이다.
도 1을 참조하면, 지연 고정 루프(100)는 위상 검출기(110) 및 딜레이 라인(120)을 포함한다.
위상 검출기(110)는 입력 클록 신호(ICLK)과 출력 클록 신호(OCLK)을 기초로 제어 신호(CTL)를 생성한다.
예를 들어, 위상 검출기(110)는 출력 클록 신호(OCLK)의 위상이 입력 클록 신호(ICLK)의 위상보다 앞서는 경우에는 딜레이 라인(120)의 지연 시간을 증가시키기 위하여 제1 논리 레벨(예를 들어, DOWN)을 가지는 제어 신호(CTL)를 생성할 수 있고, 출력 클록 신호(OCLK)의 위상이 입력 클록 신호(ICLK)의 위상보다 뒤지는 경우에는 딜레이 라인(120)의 지연 시간을 감소시키기 위하여 제2 논리 레벨(예를 들어, UP)을 가지는 제어 신호(CTL)를 생성할 수 있다.
지연 라인(120)은 제어 신호(CTL)를 기초로 입력 클록 신호(ICLK)를 특정 시간만큼 지연시켜 출력 클록 신호(OCLK)를 생성한다.
예를 들어, 지연 라인(120)은 복수개의 직렬로 연결된 딜레이 셀들을 포함할 수 있고, 제어 신호(CTL)을 기초로 인접하는 두 개의 딜레이 셀들 간의 지연 간격을 조절할 수 있다.
도 2는 도 1의 위상 검출기를 나타내는 구성도이고, 도 3은 도 2의 위상 검출기의 동작 영역을 설명하기 위한 타이밍도이다.
도 2에서, 위상 검출기(110)는 D 플립-플롭(D Flip-Flop)을 이용하여 구현될 수 있다.
예를 들어, D 플립-플롭의 데이터 단자(D)는 출력 클록 신호(OCLK)를 입력받고, D 플립-플롭의 클록 단자는 입력 클록 신호(ICLK)를 입력받는다면, D 플립-플롭의 반전 출력 단자(Q bar)는 출력 클록 신호(OCLK)의 위상이 입력 클록 신 호(ICLK)의 위상보다 앞서는 경우에는 논리 로우 레벨을 가지는 제어 신호(CTL)를 출력할 수 있고 출력 클록 신호(OCLK)의 위상이 입력 클록 신호(ICLK)의 위상보다 뒤지는 경우에는 논리 하이 레벨을 가지는 제어 신호(CTL)를 출력할 수 있다.
도 3에서, 출력 클록 신호(OCLK)의 천이 시점(예를 들어, 상승 에지)이 목표 지점(310)을 앞서는 경우에는 논리 로우 레벨을 가지는 제어 신호(CTL)가 생성되고 출력 클록 신호(OCLK)의 천이 시점이 목표 지점(310)을 뒤지는 경우에는 논리 하이 레벨을 가지는 제어 신호(CTL)가 생성된다.
출력 클록 신호(OCLK)(예를 들어, 제1 출력 클록 신호(OCLK1) 또는 제2 출력 클록 신호(OCLK2))의 천이 시점이 정상적인 동작 영역(320)에 위치한 경우에는 위상 검출기(110)는 정상적으로 동작되는 반면에, 출력 클록 신호(OCLK)(예를 들어, 제3 출력 클록 신호(OCLK3) 또는 제4 출력 클록 신호(OCLK4))의 천이 시점이 비정상적인 동작 영역(330a, 330b)에 위치한 경우에는 위상 검출기(110)는 정상적으로 동작되지 않는다.
즉, 출력 클록 신호(OCLK)의 천이 시점이 입력 클록 신호(ICLK)의 0.5 주기 내지 1.5 주기 내의 범위에 위치한 경우에는 위상 검출기(110)는 정상적으로 동작되는 반면에, 출력 클록 신호(OCLK)의 천이 시점이 입력 클록 신호(ICLK)의 0.5 주기 미만의 범위 또는 1.5 주기 초과의 범위에 위치한 경우에는 위상 검출기(110)는 정상적으로 동작되지 않는다.
따라서 출력 클록 신호(OCLK)의 천이 시점이 전체 동작 영역(340) 내에 어느 곳에 위치한 경우라도 정상적으로 동작할 수 있는 위상 검출기를 포함하는 지연 고 정 루프가 요구된다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 동작 영역을 증가시킬 수 있는 위상 검출기를 제공하는데 있다.
본 발명의 다른 목적은 상기 위상 검출기를 포함하는 지연 고정 루프를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 지연 고정 루프를 포함하는 집적 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 지연 고정 루프를 포함하는 컴퓨팅 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 위상차를 검출할 수 있는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 위상 검출기의 동작 영역을 증가시킬 수 있는 지연 고정 루프를 구동하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 지연 고정 루프는 지연 라인 및 위상 검출기를 포함한다.
지연 라인은 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성한다. 위상 검출기는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성한다. 따라서 지연 고정 루프는 위상 검출 영역을 증가시켜 지연 고정 루프의 오동작을 방지할 수 있다.
상기 위상 검출기는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨(예를 들어, DN)을 가지는 제어 신호를 생성할 수 있고, 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨(예를 들어, UP)을 가지는 제어 신호를 생성할 수 있다.
상기 지연 라인은 상기 제어 신호가 상기 제1 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 증가시키고, 상기 제어 신호가 상기 제2 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 감소시킬 수 있다.
예를 들어, 상기 지연 라인은 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성할 수 있고, 상기 위상 검출기는 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정할 수 있다. 상기 중간 클록 신호의 위상은 상기 입력 클록 신호의 위상과 상기 생성된 출력 클록 신호의 위상의 평균값에 상응할 수 있다.
상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응할 수 있고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응할 수 있다.
상기 위상 검출기는 상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 생성된 중간 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 입력 클록 신호의 천이 시점을 기초로 토글하여 상기 입력 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 생성된 출력 클록 신호의 천이 시점을 기초로 토글하여 상기 생성된 출력 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로, 및 상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명의 집적 회로는 상기 지연 고정 루프를 포함한다.
즉, 집적 회로 내에 포함된 지연 고정 루프는 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성한다.
상기 지연 고정 루프는 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하고 상기 생성된 중간 클록 신호를 기 초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정할 수 있다.
예를 들어, 상기 집적 회로는 반도체 메모리 장치, 직렬-역직렬(Serialization/Deserialization) 회로 또는 아날로그-디지털 변환기를 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 지연 고정 루프는 위상 검출기, 지연 제어부 및 지연 라인을 포함한다.
지연 라인은 입력 클록 신호를 제어 코드에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호를 생성한다. 위상 검출기는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성한다. 지연 제어부는 상기 제어 신호를 기초로 상기 제어 코드를 생성한다. 따라서 지연 고정 루프는 위상 검출 영역을 증가시켜 지연 고정 루프의 오동작을 방지할 수 있고, 실시예에 따라 록킹(locking) 시간을 줄일 수 있다.
위상 검출기는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨(예를 들어, DN)을 가지는 제어 신호를 생성할 수 있고, 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨(예를 들어, UP)을 가지는 제어 신호를 생성할 수 있다.
상기 지연 제어부는 이진 탐색 방법을 채택할 수 있다. 즉, 지연 제어부는 상기 제어 신호가 상기 제1 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최소 값과 상기 특정 시간의 현재 값의 평균값으로 설정하고 상기 특정 시간의 최대 값을 상기 특정 시간의 현재 값으로 설정하며, 상기 제어 신호가 상기 제2 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최대 값과 상기 특정 시간의 현재 값의 평균값으로 설정하고 상기 특정 시간의 최소 값을 상기 특정 시간의 현재 값으로 설정한다.
상기 지연 라인은 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성할 수 있고, 상기 위상 검출기는 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정할 수 있다. 상기 중간 클록 신호의 위상은 상기 입력 클록 신호의 위상과 상기 생성된 출력 클록 신호의 위상의 평균값에 상응할 수 있다.
상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응할 수 있고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응할 수 있다.
상기 위상 검출기는 상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 생성된 중간 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 입력 클록 신호의 천이 시점을 기초로 토글하여 상기 입력 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 생성된 출력 클록 신호의 천이 시점을 기초로 토글하여 상기 생성된 출력 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로, 및 상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 집적 회로는 상기 지연 고정 루프를 포함한다.
즉, 집적 회로 내에 포함된 지연 고정 루프는 입력 클록 신호를 제어 코드에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하며, 상기 제어 신호를 기초로 상기 제어 코드를 생성한다.
상기 지연 고정 루프는 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하고 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정할 수 있다.
예를 들어, 상기 집적 회로는 반도체 메모리 장치, 직렬-역직렬(Serialization/Deserialization) 회로 또는 아날로그-디지털 변환기를 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 위상 검출기는 제1 클록 신호를 특정 시간만큼 지연시켜 생성되는 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제1 및 제2 클록 신호들 간의 위상차를 나타내는 제어신호를 생성한다. 따라서 이에 의하여 상기 특정 시간이 제어될 수 있도록 한다.
예를 들어, 상기 제어 신호는 상기 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는 경우에는 제1 논리 레벨을 가질 수 있고, 이로써 상기 제1 클록 신호의 상기 특정 시간이 증가되도록 한다. 또한, 상기 제어 신호는 상기 제2 클록 신호가 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는 경우에는 제2 논리 레벨을 가질 수 있고, 이로써 상기 특정 시간이 감소되도록 한다.
상기 위상 검출기는 상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상 사이의 위상을 가지는 제3 클록 신호를 입력받고, 상기 입력받은 제3 클록 신호를 기초로 상기 제1 클록 신호의 다음 첫 번째 주기 및 상기 제2 클록 신호를 결정할 수 있다. 예를 들어, 상기 제3 클록 신호의 위상은 상기 제1 클록 신호의 위상 및 상기 제2 클록 신호의 위상의 평균값에 상응할 수 있다.
상기 제1 클록 신호의 다음 첫 번째 주기는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제1 클록 신호에 상응할 수 있고, 상 기 제2 클록 신호는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제2 클록 신호에 상응할 수 있다.
실시예에 따라, 상기 위상 검출기는 상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 제3 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 제1 클록 신호의 천이 시점을 기초로 토글하여 상기 제1 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로, 상기 개시 신호가 입력된 경우에는 상기 제2 클록 신호의 천이 시점을 기초로 토글하여 상기 제2 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로 및 상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 지연 고정 루프를 구동하는 방법은 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 단계 및 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성하는 단계를 포함한다.
상기 제어 신호를 생성하는 단계는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨(DN)을 가지는 제어 신호를 생성하는 단계 및 상기 생성된 출력 클록 신호가 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨(UP)을 가지는 제어 신호를 생성하는 단계를 포함할 수 있다.
상기 출력 클록 신호를 생성하는 단계는 상기 제어 신호가 상기 제1 논리 레벨(DN)을 가지는 경우에는 상기 특정 시간의 현재 값을 증가시키는 단계 및 상기 제어 신호가 상기 제2 논리 레벨(UP)을 가지는 경우에는 상기 특정 시간의 현재 값을 감소시키는 단계를 포함할 수 있다.
상기 출력 클록 신호를 생성하는 단계는 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 단계를 포함할 수 있다.
예를 들어, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응할 수 있고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 지연 고정 루프를 구동하는 방법은 입력 클록 신호를 제어 코드에 상응하는 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 단계, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하는 단계, 및 상기 제어 신호를 기초로 상기 제어 코드를 생성하는 단계를 포함한다.
상기 제어 신호를 생성하는 단계는 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨(DN)을 가지는 제어 신호를 생성하는 단계 및 상기 생성된 출력 클록 신호가 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨(UP)을 가지는 제어 신호를 생성하는 단계를 포함할 수 있다.
상기 제어 코드를 생성하는 단계는 상기 제어 신호가 제1 논리 레벨(DN)에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최소 값과 상기 특정 시간의 현재 값의 평균값으로 설정한 다음 상기 특정 시간의 최대 값을 상기 특정 시간의 현재 값으로 설정하는 단계 및 상기 제어 신호가 제2 논리 레벨(UP)에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최대 값과 상기 특정 시간의 현재 값의 평균값으로 설정한 다음 상기 특정 시간의 최소 값을 현재 값으로 설정하는 단계를 포함할 수 있다.
상기 출력 클록 신호를 생성하는 단계는 상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 단계를 포함할 수 있다.
예를 들어, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응할 수 있고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클 록 신호에 상응할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 위상차를 검출하는 방법은 제1 클록 신호를 특정 시간만큼 지연시켜 생성되는 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제1 및 제2 클록 신호들 간의 위상차를 나타내는 제어신호를 생성하는 단계를 포함한다. 이에 의하여 상기 특정 시간이 제어될 수 있도록 한다.
예를 들어, 상기 제어 신호는 상기 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는 경우에는 제1 논리 레벨을 가지고, 상기 제2 클록 신호가 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는 경우에는 제2 논리 레벨을 가질 수 있다. 이에 의하여 상기 제어 신호가 상기 제1 논리 레벨을 가지는 경우에는 상기 제1 클록 신호의 상기 특정 시간이 증가되고, 상기 제어 신호가 상기 제2 논리 레벨을 가지는 경우에는 상기 제1 클록 신호의 상기 특정 시간이 감소되도록 한다.
상기 제어신호를 생성하는 단계는 상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상 사이의 위상을 가지는 제3 클록 신호를 입력받는 단계 및 상기 입력받은 제3 클록 신호를 기초로 상기 제1 클록 신호의 다음 첫 번째 주기 및 상기 제2 클록 신호를 결정하는 단계를 포함할 수 있다. 예를 들어, 상기 제3 클록 신호의 위상은 상기 제1 클록 신호의 위상 및 상기 제2 클록 신호의 위상의 평균값에 상응할 수 있다.
상기 제1 클록 신호의 다음 첫 번째 주기는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제1 클록 신호에 상응할 수 있고, 상기 제2 클록 신호는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제2 클록 신호에 상응할 수 있다.
실시예에 따라, 상기 제어신호를 생성하는 단계는 상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 제3 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 단계, 상기 개시 신호가 입력된 경우에는 상기 제1 클록 신호의 천이 시점을 기초로 토글하여 상기 제1 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 단계, 상기 개시 신호가 입력된 경우에는 상기 제2 클록 신호의 천이 시점을 기초로 토글하여 상기 제2 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 단계 및 상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 단계를 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 컴퓨팅 시스템은 입력 클록 신호를 제공하는 클록 소스 및 저장부, 상기 입력 클록 신호를 기초로 출력 클록 신호의 위상을 고정하는 지연 고정 루프, 상기 출력 클록 신호를 기초로 제1 외부 장치로부터 입력받은 제1 데이터를 상기 저장부에 저장하고 상기 출력 클록 신호를 기초로 상기 저장부에 저장된 제2 데이터를 제2 외부 장치에 출력하는 입출력 버퍼를 포함하는 메모리를 포함하고, 상기 지연 고정 루프는 제어 신호를 기초로 상기 입력 클록 신호를 특정 시간만큼 지연시켜 상기 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성한다.
따라서 본 발명에서는 위상 검출기의 동작 영역을 증가시켜 지연 고정 루프의 오동작을 방지할 수 있다.
또한, 본 발명에서는 위상 검출기의 동작 영역의 증가로 인하여 이진 탐색 방법을 채택할 수 있고, 이에 따라 지연 고정 루프의 초기 고정 시간(initial locking time)을 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 4를 참조하면, 위상 고정 루프(400)는 위상 검출기(410), 지연 제어부(420) 및 지연 라인(430)을 포함한다.
위상 검출기(410)는 입력 클록 신호(ICLK)와 출력 클록 신호(OCLK)의 위상차를 검출하여 제어 신호를 생성한다. 즉, 위상 검출기(410)는 출력 클록 신호(OCLK)가 입력 클록 신호(ICLK)와 입력 클록 신호(ICLK)의 다음 첫 번째 주기 사이에 입력되는지 또는 입력 클록 신호(ICLK)의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호(CTL)를 생성한다.
일 실시예에 따라, 위상 검출기(410)는 입력 클록 신호(ICLK)를 지연시켜 출력 클록 신호(OCLK)를 생성하기 전에 중간 클록 신호(MCLK)를 생성할 수 있고 중간 클록 신호(MCLK)를 기초로 입력 클록 신호(ICLK)의 다음 첫 번째 주기 및 출력 클록 신호(OCLK)를 결정할 수 있다. 위상 검출기(410)의 동작 방법은 도 5 내지 도 7 을 참조하여 후술한다.
지연 제어부(420)는 위상 검출기(410)로부터 출력된 제어 신호(CTL)를 기초로 지연 라인(430)을 제어하기 위한 제어 코드(CODE)를 생성한다. 예를 들어, 지연 제어부(420)는 이진 탐색 방법과 유사하게 지연 라인(430)의 지연 시간 간격을 제어할 수 있다. 지연 제어부(420)의 동작 방법은 후술한다.
지연 라인(430)은 입력 클록 신호(ICLK)를 제어 코드(CODE)에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호(OCLK)를 생성한다. 예를 들어, 지연 라인(430)은 복수개의 지연 셀들(미도시됨)을 포함할 수 있고 제어 신호(CODE)를 기초로 각 셀들의 지연 시간 간격을 제어할 수 있다.
이하, 지연 제어부(420)의 동작 방법을 설명한다.
지연 제어부(420)는 제어 신호(CODE)가 제1 논리 레벨(예를 들어, DN)에 상응하는 경우에는 제어 코드(CODE)를 특정 시간의 최소 값과 특정 시간의 현재 값의 평균값으로 설정하고 특정 시간의 최대 값을 특정 시간의 현재 값으로 설정한다.
또한, 지연 제어부(420)는 제어 신호(CODE)가 제2 논리 레벨(예를 들어, UP)에 상응하는 경우에는 제어 코드(CODE)를 특정 시간의 최대 값과 특정 시간의 현재 값의 평균값으로 설정하고 특정 시간의 최소 값을 특정 시간의 현재 값으로 설정한다.
예를 들어, 지연 제어부(420)가 복수개의 지연 셀들을 포함하는 경우에는 지연 제어부(420)는 제어 코드(CODE)를 기초로 각 지연 셀들의 지연 시간 간격을 조절하여 특정 시간을 제어할 수 있다.
도 5는 도 4의 위상 검출기를 나타내는 블록도이다.
도 5를 참조하면, 위상 검출기(410)는 제1 래치 회로(510), 제2 래치 회로(520), 제3 래치 회로(530) 및 제4 래치 회로(540)를 포함한다.
제1 래치 회로(510)는 위상 검출기(410)의 동작을 알리는 리셋 신호(RESET)의 레벨을 중간 클록 신호(MCLK)의 천이 시점에서 래치하여 개시 신호(RST)를 출력한다.
제2 래치 회로(520)는 개시 신호(RST)가 입력된 경우에는 입력 클록 신호(ICLK)의 천이 시점을 기초로 토글하여 입력 클록 신호(ICLK)의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호(B)를 출력한다.
제3 래치 회로(530)는 개시 신호(RST)가 입력된 경우에는 출력 클록 신호(OCLK)의 천이 시점을 기초로 토글하여 출력 클록 신호(OCLK)에 상응하는 제2 데이터 클록 신호(A)를 출력한다.
제4 래치 회로(540)는 제2 데이터 클록 신호(A)의 레벨을 제1 데이터 클록 신호(B)의 천이 시점에서 래치하여 제어 신호(CTL)를 출력한다.
예를 들어, 제1 및 제4 래치 회로들(510, 540)은 D 플립-플롭을 이용하여 구현될 수 있고 제2 및 제3 래치 회로들(520, 530)은 T 플립-플롭을 이용하여 구현될 수 있다.
위상 검출기(410)는 입력 클록 신호(ICLK)를 지연시켜 출력 클록 신호(OCLK)를 생성하기 전에 중간 클록 신호(MCLK)를 생성할 수 있고 중간 클록 신호(MCLK)를 기초로 입력 클록 신호(ICLK)의 다음 첫 번째 주기 및 출력 클록 신호(OCLK)를 결 정할 수 있다. 예를 들어, 중간 클록 신호(MCLK)의 위상은 입력 클록 신호(610)의 위상과 출력 클록 신호(640)의 위상의 평균값(620)에 상응할 수 있다.
도 6은 출력 클록 신호가 도 3의 비정상적인 동작 영역(330a)에 있는 경우에 도 4에 나타난 지연 고정 루프의 동작을 나타내는 타이밍도이다.
위상 검출기(410)는 입력 클록 신호의 다음 첫 번째 주기를 중간 클록 신호(620)보다 늦고 중간 클록 신호(620)와 가장 가까운 곳에 위치한 입력 클록 신호(630)로 결정할 수 있다.
또한, 위상 검출기(410)는 출력 클록 신호를 중간 클록 신호(620)보다 늦고 중간 클록 신호(620)와 가장 가까운 곳에 위치한 출력 클록 신호(640)로 결정할 수 있다.
따라서 위상 검출기(410)는 출력 클록 신호(640)가 입력 클록 신호(610)와 입력 클록 신호의 다음 첫 번째 주기(630) 사이에 입력되는지 또는 입력 클록 신호의 다음 첫 번째 주기(630)와 입력 클록 신호의 다음 두 번째 주기(650) 사이에 입력되는지를 결정할 수 있다.
결론적으로, 위상 검출기(410)는 출력 클록 신호(640)가 입력 클록 신호(610)와 입력 클록 신호의 다음 첫 번째 주기(630) 사이에 생성된 경우에는 제1 논리 레벨(예를 들어, DN)을 가지는 제어 신호(CTL)를 생성한다.
도 7은 출력 클록 신호가 도 3의 비정상적인 동작 영역(330b)에 있는 경우에 도 4에 나타난 지연 고정 루프의 동작을 나타내는 타이밍도이다.
위상 검출기(410)는 입력 클록 신호의 다음 첫 번째 주기를 중간 클록 신 호(720)보다 늦고 중간 클록 신호(720)와 가장 가까운 곳에 위치한 입력 클록 신호(730)로 결정할 수 있다.
또한, 위상 검출기(410)는 출력 클록 신호를 중간 클록 신호(720)보다 늦고 중간 클록 신호(720)와 가장 가까운 곳에 위치한 출력 클록 신호(740)로 결정할 수 있다.
따라서 위상 검출기(410)는 출력 클록 신호(740)가 입력 클록 신호(710)와 입력 클록 신호의 다음 첫 번째 주기(730) 사이에 입력되는지 또는 입력 클록 신호의 다음 첫 번째 주기(730)와 입력 클록 신호의 다음 두 번째 주기(750) 사이에 입력되는지를 결정할 수 있다.
결론적으로, 위상 검출기(410)는 출력 클록 신호(740)가 입력 클록 신호의 다음 첫 번째 주기(730)와 다음 두 번째 주기(750) 사이에 생성된 경우에는 제2 논리 레벨(예를 들어, UP)을 가지는 제어 신호(CTL)를 생성한다.
도 8은 도 4에 나타난 지연 고정 루프의 제어 코드의 값을 나타내는 그래프이고, 도 9는 도 4에 나타난 지연 고정 루프에 의한 시뮬레이션 결과를 나타내는 그래프이다.
도 8 및 도 9는 입력 클록 신호의 주파수가 800 MHz에 상응한다고 가정하였다.
도 8은 지연 고정 루프(400)가 40 클록 주기 내에 출력 클록 신호의 위상을 입력 클록 신호의 위상에 고정할 수 있음을 나타낸다. 즉, 지연 고정 루프(400)는 위상 검출기(410)의 동작 영역을 증가시킴으로써 이진 탐색 방법을 채택할 수 있 고, 이에 따라 지연 고정 루프의 초기 고정 시간(initial locking time)을 감소시킬 수 있다.
도 10은 본 발명의 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 10을 참조하면, 지연 고정 루프(1000)는 위상 검출기(1010) 및 지연 라인(1020)을 포함한다.
위상 검출기(1010)는 입력 클록 신호(ICLK)와 출력 클록 신호(OCLK)의 위상차를 검출하여 제어 신호를 생성한다. 즉, 위상 검출기(1010)는 출력 클록 신호(OCLK)가 입력 클록 신호(ICLK)와 입력 클록 신호(ICLK)의 다음 첫 번째 주기 사이에 입력되는지 또는 입력 클록 신호(ICLK)의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호(CTL)를 생성한다.
일 실시예에 따라, 위상 검출기(1010)는 입력 클록 신호(ICLK)를 지연시켜 출력 클록 신호(OCLK)를 생성하기 전에 중간 클록 신호(MCLK)를 생성할 수 있고 중간 클록 신호(MCLK)를 기초로 입력 클록 신호(ICLK)의 다음 첫 번째 주기 및 출력 클록 신호(OCLK)를 결정할 수 있다. 위상 검출기(1010)의 동작 방법은 도 5 내지 도 7에 설명된 바와 실질적으로 동일하다.
지연 라인(10200)은 입력 클록 신호(ICLK)를 제어 코드(CODE)에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호(OCLK)를 생성한다. 예를 들어, 지연 라인(1020)은 복수개의 지연 셀들(미도시됨)을 포함할 수 있고 제어 신호(CODE)를 기초로 각 셀들의 지연 시간 간격을 제어할 수 있다.
지연 라인(1020)은 제어 신호(CTL)가 제1 논리 레벨(예를 들어, DN)을 가지는 경우에는 특정 시간의 현재 값을 증가시키고, 제어 신호(CTL)가 제2 논리 레벨(예를 들어, UP)을 가지는 경우에는 특정 시간의 현재 값을 감소시킨다. 예를 들어, 지연 라인(1020)은 제어 신호(CTL)을 기초로 소정의 값만큼 특정 시간의 현재 값을 증가시키거나 감소시킬 수 있다.
지연 라인(1020)은 복수개의 지연 셀들을 포함하는 경우에는 지연 라인(1020)은 제어 코드(CODE)를 기초로 각 지연 셀들의 지연 시간 간격을 조절하여 특정 시간을 제어할 수 있다.
도 11은 도 4 또는 도 10에 나타난 지연 고정 루프를 채택한 집적 회로를 타나내는 블록도이다.
도 11을 참조하면, 집적 회로(1100)는 지연 고정 루프(1110) 및 내부 회로(1120)를 포함하고, 예를 들어 집적 회로(1100)는 반도체 메모리 장치, 아날로그-디지털 변환기, 직렬-역직렬(Serialization/Deserialization) 회로 등과 같은 반도체 장치를 포함할 수 있다.
지연 고정 루프(1110)는 도 4 또는 도 10에 나타난 지연 고정 루프에 상응할 수 있다.
일 실시예에 따라, 지연 고정 루프(1110)는 제어 신호(CTL)를 기초로 입력 클록 신호(ICLK)를 특정 시간만큼 지연시켜 출력 클록 신호(OCLK)를 생성하고, 출력 클록 신호(OCLK)가 입력 클록 신호(ICLK)와 입력 클록 신호(ICLK)의 다음 첫 번째 주기 사이에 입력되는지 또는 입력 클록 신호(ICLK)의 다음 첫 번째 주기와 다 음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호(CTL)를 생성할 수 있다.
다른 일 실시예에 따라, 지연 고정 루프(1110)는 입력 클록 신호(ICLK)를 제어 코드(CODE)에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호(OCLK)를 생성하고, 출력 클록 신호(OCLK)가 입력 클록 신호(ICLK)와 입력 클록 신호(ICLK)의 다음 첫 번째 주기 사이에 입력되는지 또는 입력 클록 신호(ICLK)의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호(CTL)를 생성하며, 제어 신호(CTL)를 기초로 제어 코드(CODE)를 생성할 수 있다.
위에서 설명한 실시예들에서, 지연 고정 루프(1110)는 입력 클록 신호(ICLK)를 지연시켜 출력 클록 신호(OCLK)를 생성하기 전에 중간 클록 신호(MCLK)를 생성하고 중간 클록 신호(MCLK)를 기초로 입력 클록 신호(ICLK)의 다음 첫 번째 주기 및 출력 클록 신호(OCLK)를 결정할 수 있다.
도 12는 도 4 또는 도 10에 나타난 지연 고정 루프를 채택한 컴퓨팅 시스템을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1200)은 클록 소스(1210) 및 메모리(1220)를 포함한다.
클록 소스(1210)는 입력 클록 신호(ICLK)를 제공한다. 예를 들어, 입력 클록 신호(ICLK)는 별개의 클록을 생성하는 클록 생성기로부터 출력되는 클록 신호일 수 있고, 메인 프로세서(미도시됨)로부터 제공되는 외부 클록 신호에 상응할 수 있다.
메모리(1220)는 지연 고정 루프(1222), 입출력 버퍼(1224) 및 저장부(1226) 를 포함할 수 있다.
지연 고정 루프(1222)는 도 4 또는 도 10에 나타난 지연 고정 루프와 실질적으로 동일하다. 즉, 지연 고정 루프(1222)는 클록 소스(1210)로부터 제공받은 입력 클록 신호(ICLK)를 기초로 출력 클록 신호(OCLK)의 위상을 고정하여 출력 클록 신호(OCLK)를 입출력 버퍼(1224)에 제공한다.
입출력 버퍼(1224)는 출력 클록 신호(OCLK)를 기초로 제1 외부 장치로부터 입력받은 제1 데이터를 저장부(1226)에 저장하고 출력 클록 신호(OCLK)를 기초로 저장부(1226)에 저장된 제2 데이터를 제2 외부 장치에 출력한다. 예를 들어, 제1 및 제2 외부 장치들은 각각 메인 프로세서 또는 집적 메모리 접근 장치(DMA, Direct Memory Access)를 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예들은 다음과 같은 장점을 포함한다.
본 발명에서는 위상 검출기의 동작 영역을 증가시켜 지연 고정 루프의 오동작을 방지할 수 있다.
또한, 본 발명에서는 위상 검출기의 동작 영역의 증가로 인하여 이진 탐색 방법을 채택할 수 있고, 이에 따라 지연 고정 루프의 초기 고정 시간(initial locking time)을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (48)

  1. 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 지연 라인; 및
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성하는 위상 검출기를 포함하는 지연 고정 루프.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 위상 검출기는
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨을 가지는 제어 신호를 생성하고, 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨을 가지는 제어 신호를 생성하는 것을 특징으로 하는 지연 고정 루프.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 지연 라인은
    상기 제어 신호가 상기 제1 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 증가시키고, 상기 제어 신호가 상기 제2 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 감소시키는 것을 특징으로 하는 지연 고정 루프.
  4. 제1항에 있어서, 상기 지연 라인은
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 것을 특징으로 하는 지연 고정 루프.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 중간 클록 신호의 위상은 상기 입력 클록 신호의 위상과 상기 생성된 출력 클록 신호의 위상의 평균값에 상응하는 것을 특징으로 하는 지연 고정 루프.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 위상 검출기는
    상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정하는 것을 특징으로 하는 지연 고정 루프.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응하고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응하는 것을 특징으로 하는 지연 고정 루프.
  8. 제4항에 있어서, 상기 위상 검출기는
    상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 생성된 중간 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 입력 클록 신호의 천이 시점을 기초로 토글하여 상기 입력 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 생성된 출력 클록 신호의 천이 시점을 기초로 토글하여 상기 생성된 출력 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로; 및
    상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함하는 것을 특징으로 하는 지연 고정 루프.
  9. 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성하는 지연 고정 루프를 포함하는 집적 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 지연 고정 루프는
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 집적 회로는
    반도체 메모리 장치, 직렬-역직렬(Serialization/Deserialization) 회로 또는 아날로그-디지털 변환기를 포함하는 것을 특징으로 하는 집적 회로.
  12. 입력 클록 신호를 제어 코드에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 지연 라인;
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하는 위상 검출기; 및
    상기 제어 신호를 기초로 상기 제어 코드를 생성하는 지연 제어부를 포함하는 지연 고정 루프.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 위상 검출기는
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호 의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨을 가지는 제어 신호를 생성하고, 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨을 가지는 제어 신호를 생성하는 것을 특징으로 하는 지연 고정 루프.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 지연 제어부는
    상기 제어 신호가 상기 제1 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최소 값과 상기 특정 시간의 현재 값의 평균값으로 설정하고 상기 특정 시간의 최대 값을 상기 특정 시간의 현재 값으로 설정하며, 상기 제어 신호가 상기 제2 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최대 값과 상기 특정 시간의 현재 값의 평균값으로 설정하고 상기 특정 시간의 최소 값을 상기 특정 시간의 현재 값으로 설정하는 것을 특징으로 하는 지연 고정 루프.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 지연 라인은
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 것을 특징으로 하는 지연 고정 루프.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 중간 클록 신호의 위상은 상기 입력 클록 신호의 위상과 상기 생성된 출력 클록 신호의 위상의 평균값에 상응하는 것을 특징으로 하는 지연 고정 루프.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서, 상기 위상 검출기는
    상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정하는 것을 특징으로 하는 지연 고정 루프.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응하고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응하는 것을 특징으로 하는 지연 고정 루프.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 위상 검출기는
    상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 생성된 중간 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 입력 클록 신호의 천이 시점을 기초로 토글하여 상기 입력 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 생성된 출력 클록 신호의 천이 시점 을 기초로 토글하여 상기 생성된 출력 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로; 및
    상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함하는 것을 특징으로 하는 지연 고정 루프.
  20. 입력 클록 신호를 제어 코드에 의하여 결정되는 특정 시간만큼 지연시켜 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하며, 상기 제어 신호를 기초로 상기 제어 코드를 생성하는 지연 고정 루프를 포함하는 집적 회로.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 지연 고정 루프는
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하고 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정하는 것을 특징으로 하는 집적 회로.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제20항에 있어서, 상기 집적 회로는
  23. 제1 클록 신호를 특정 시간만큼 지연시켜 생성되는 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제1 및 제2 클록 신호들 간의 위상차를 나타내는 제어신호를 생성하고, 이에 의하여(whereby) 상기 특정 시간이 제어될 수 있도록 하는 위상 검출기.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 제어 신호는
    상기 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는 경우에는 제1 논리 레벨을 가지고, 이에 의하여(whereby) 상기 제1 클록 신호의 상기 특정 시간이 증가되도록 하고,
    상기 제2 클록 신호가 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는 경우에는 제2 논리 레벨을 가지며, 이에 의하여(whereby) 상기 특정 시간이 감소되도록 하는 것을 특징으로 하는 위상 검출기.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 위상 검출기는
    상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상 사이의 위상을 가 지는 제3 클록 신호를 입력받고, 상기 입력받은 제3 클록 신호를 기초로 상기 제1 클록 신호의 다음 첫 번째 주기 및 상기 제2 클록 신호를 결정하는 것을 특징으로 하는 위상 검출기.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서, 상기 제3 클록 신호의 위상은 상기 제1 클록 신호의 위상 및 상기 제2 클록 신호의 위상의 평균값에 상응하는 것을 특징으로 하는 위상 검출기.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서, 상기 제1 클록 신호의 다음 첫 번째 주기는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제1 클록 신호에 상응하고, 상기 제2 클록 신호는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제2 클록 신호에 상응하는 것을 특징으로 하는 위상 검출기.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서, 상기 위상 검출기는
    상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 제3 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 제1 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 제1 클록 신호의 천이 시점을 기초로 토글하여 상기 제1 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 제2 래치 회로;
    상기 개시 신호가 입력된 경우에는 상기 제2 클록 신호의 천이 시점을 기초로 토글하여 상기 제2 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 제3 래치 회로; 및
    상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 제4 래치 회로를 포함하는 것을 특징으로 하는 위상 검출기.
  29. 제어 신호를 기초로 입력 클록 신호를 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 단계; 및
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성하는 단계를 포함하는 지연 고정 루프를 구동하는 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 제어 신호를 생성하는 단계는
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨을 가지는 제어 신호를 생성하는 단계; 및
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨을 가지는 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서, 상기 출력 클록 신호를 생성하는 단계는
    상기 제어 신호가 상기 제1 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 증가시키는 단계; 및
    상기 제어 신호가 상기 제2 논리 레벨을 가지는 경우에는 상기 특정 시간의 현재 값을 감소시키는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 출력 클록 신호를 생성하는 단계는
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제32항에 있어서, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응하고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  34. 입력 클록 신호를 제어 코드에 상응하는 특정 시간만큼 지연시켜 출력 클록 신호를 생성하는 단계;
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하는 단계; 및
    상기 제어 신호를 기초로 상기 제어 코드를 생성하는 단계를 포함하는 지연 고정 루프를 구동하는 방법.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서, 상기 제어 신호를 생성하는 단계는
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 생성된 경우에는 제1 논리 레벨을 가지는 제어 신호를 생성하는 단계; 및
    상기 생성된 출력 클록 신호가 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 생성된 경우에는 제2 논리 레벨을 가지는 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서, 상기 제어 코드를 생성하는 단계는
    상기 제어 신호가 제1 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최소 값과 상기 특정 시간의 현재 값의 평균값으로 설정한 다음 상기 특정 시간의 최대 값을 상기 특정 시간의 현재 값으로 설정하는 단계; 및
    상기 제어 신호가 제2 논리 레벨에 상응하는 경우에는 상기 제어 코드를 상기 특정 시간의 최대 값과 상기 특정 시간의 현재 값의 평균값으로 설정한 다음 상기 특정 시간의 최소 값을 현재 값으로 설정하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서, 상기 출력 클록 신호를 생성하는 단계는
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서, 상기 입력 클록 신호의 다음 첫 번째 주기는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 입력 클록 신호에 상응하고, 상기 생성된 출력 클록 신호는 상기 생성된 중간 클록 신호보다 늦고 상기 생성된 중간 클록 신호와 가장 가까운 곳에 위치한 출력 클록 신호에 상응하는 것을 특징으로 하는 지연 고정 루프를 구동하는 방법.
  39. 제1 클록 신호를 특정 시간만큼 지연시켜 생성되는 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제1 및 제2 클록 신호들 간의 위상차를 나타내는 제어신호를 생성하는 단계를 포함하고, 이에 의하여(whereby) 상기 특정 시간이 제어될 수 있도록 하는 위상차를 검출하는 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제39항에 있어서, 상기 제어 신호는
    상기 제2 클록 신호가 상기 제1 클록 신호와 상기 제1 클록 신호의 다음 첫 번째 주기 사이에 입력되는 경우에는 제1 논리 레벨을 가지고, 이에 의하여(whereby) 상기 제1 클록 신호의 상기 특정 시간이 증가되도록 하고,
    상기 제2 클록 신호가 상기 제1 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는 경우에는 제2 논리 레벨을 가지고, 이에 의하여(whereby) 상기 특정 시간이 감소되도록 하는 것을 특징으로 하는 위상차를 검출하는 방법.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제39항에 있어서, 상기 제어신호를 생성하는 단계는
    상기 제1 클록 신호의 위상과 상기 제2 클록 신호의 위상 사이의 위상을 가지는 제3 클록 신호를 입력받는 단계; 및
    상기 입력받은 제3 클록 신호를 기초로 상기 제1 클록 신호의 다음 첫 번째 주기 및 상기 제2 클록 신호를 결정하는 단계를 포함하는 것을 특징으로 하는 위상차를 검출하는 방법.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제41항에 있어서, 상기 제3 클록 신호의 위상은 상기 제1 클록 신호의 위상 및 상기 제2 클록 신호의 위상의 평균값에 상응하는 것을 특징으로 하는 위상차를 검출하는 방법.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제41항에 있어서, 상기 제1 클록 신호의 다음 첫 번째 주기는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제1 클록 신호에 상응하고, 상기 제2 클록 신호는 상기 제3 클록 신호보다 늦고 상기 제3 클록 신호와 가장 가까운 곳에 위치한 제2 클록 신호에 상응하는 것을 특징으로 하는 위상차를 검출하는 방법.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제43항에 있어서, 상기 제어신호를 생성하는 단계는
    상기 위상 검출기의 동작을 알리는 리셋 신호의 레벨을 상기 제3 클록 신호의 천이 시점에서 래치하여 개시 신호를 출력하는 단계;
    상기 개시 신호가 입력된 경우에는 상기 제1 클록 신호의 천이 시점을 기초로 토글하여 상기 제1 클록 신호의 다음 첫 번째 주기에 상응하는 제1 데이터 클록 신호를 출력하는 단계;
    상기 개시 신호가 입력된 경우에는 상기 제2 클록 신호의 천이 시점을 기초로 토글하여 상기 제2 클록 신호에 상응하는 제2 데이터 클록 신호를 출력하는 단계; 및
    상기 제2 데이터 클록 신호의 레벨을 상기 제1 데이터 클록 신호의 천이 시점에서 래치하여 상기 제어 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 위상차를 검출하는 방법.
  45. 입력 클록 신호를 제공하는 클록 소스; 및
    저장부, 상기 입력 클록 신호를 기초로 출력 클록 신호의 위상을 고정하는 지연 고정 루프, 상기 출력 클록 신호를 기초로 제1 외부 장치로부터 입력받은 제1 데이터를 상기 저장부에 저장하고 상기 출력 클록 신호를 기초로 상기 저장부에 저장된 제2 데이터를 제2 외부 장치에 출력하는 입출력 버퍼를 포함하는 메모리를 포함하고,
    상기 지연 고정 루프는 제어 신호를 기초로 상기 입력 클록 신호를 특정 시간만큼 지연시켜 상기 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 상기 제어 신호를 생성하는 컴퓨팅 시스템.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제45항에 있어서, 상기 지연 고정 루프는
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하고 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정하는 것을 특징으로 하는 컴퓨팅 시스템.
  47. 입력 클록 신호를 제공하는 클록 소스; 및
    저장부, 상기 입력 클록 신호를 기초로 출력 클록 신호의 위상을 고정하는 지연 고정 루프, 상기 출력 클록 신호를 기초로 제1 외부 장치로부터 입력받은 제1 데이터를 상기 저장부에 저장하고 상기 출력 클록 신호를 기초로 상기 저장부에 저장된 제2 데이터를 제2 외부 장치에 출력하는 입출력 버퍼를 포함하는 메모리를 포 함하고,
    상기 입력 클록 신호를 제어 코드에 의하여 결정되는 특정 시간만큼 지연시켜 상기 출력 클록 신호를 생성하고, 상기 생성된 출력 클록 신호가 상기 입력 클록 신호와 상기 입력 클록 신호의 다음 첫 번째 주기 사이에 입력되는지 또는 상기 입력 클록 신호의 다음 첫 번째 주기와 다음 두 번째 주기 사이에 입력되는지 여부를 검출하여 제어 신호를 생성하며, 상기 제어 신호를 기초로 상기 제어 코드를 생성하는 컴퓨팅 시스템.
  48. 청구항 48은(는) 설정등록료 납부시 포기되었습니다.
    제47항에 있어서, 상기 지연 고정 루프는
    상기 입력 클록 신호를 지연시켜 상기 출력 클록 신호를 생성하기 전에 중간 클록 신호를 생성하고 상기 생성된 중간 클록 신호를 기초로 상기 입력 클록 신호의 다음 첫 번째 주기 및 상기 생성된 출력 클록 신호를 결정하는 것을 특징으로 하는 컴퓨팅 시스템.
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