JPH0429411A - 位相比較装置 - Google Patents
位相比較装置Info
- Publication number
- JPH0429411A JPH0429411A JP2133367A JP13336790A JPH0429411A JP H0429411 A JPH0429411 A JP H0429411A JP 2133367 A JP2133367 A JP 2133367A JP 13336790 A JP13336790 A JP 13336790A JP H0429411 A JPH0429411 A JP H0429411A
- Authority
- JP
- Japan
- Prior art keywords
- charge pump
- phase comparator
- output impedance
- lock detector
- outputs
- Prior art date
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- Pending
Links
- 230000001052 transient effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ ）に使用する位相比較装置に関する。
ｏｏｐ ）に使用する位相比較装置に関する。
従来の技術
第３図は従来の位相比較装置の構成を示している。第３
図において、１は基準信号入力端子であり、２は比較信
号入力端子であり、それぞれ位相比較器３に接続されて
いる。４はチャージポンプであり、出力端子５に接続さ
れている。位相比較器３の出力０ＵＴＮｏ、１と０ＵＴ
Ｎｏ、２は、チャージポンプ４とロック検出器６とサブ
チャージポンプ７とに接続されている。８は０Ｎ１０Ｆ
Ｆ制御器であり、ロック検出器６とサブチャージポンプ
７に接続されている。９は補助出力端子であり、サブチ
ャージポンプ７に接続されている。
図において、１は基準信号入力端子であり、２は比較信
号入力端子であり、それぞれ位相比較器３に接続されて
いる。４はチャージポンプであり、出力端子５に接続さ
れている。位相比較器３の出力０ＵＴＮｏ、１と０ＵＴ
Ｎｏ、２は、チャージポンプ４とロック検出器６とサブ
チャージポンプ７とに接続されている。８は０Ｎ１０Ｆ
Ｆ制御器であり、ロック検出器６とサブチャージポンプ
７に接続されている。９は補助出力端子であり、サブチ
ャージポンプ７に接続されている。
第４図に示すように、チャージポンプ４は、Ｐチャネル
ＭＯＳトランジスタ４１と、インバータ４２およびＮチ
ャネルＭＯＳトランジスタ４３とからなる。ロック検出
器６はＮＡＮＤ回路６１からなる。サブチャージポンプ
７は、ＯＲ回路７１およびＰチャネルＭｏＳトランジス
タと、ＮＯＲ回路７３およびＮチャネルＭＯＳトランジ
スタ７４とからなる。０Ｎ１０ＦＦ制御器８は抵抗８１
１コンデンサ８２およびインバータ８３からなる。
ＭＯＳトランジスタ４１と、インバータ４２およびＮチ
ャネルＭＯＳトランジスタ４３とからなる。ロック検出
器６はＮＡＮＤ回路６１からなる。サブチャージポンプ
７は、ＯＲ回路７１およびＰチャネルＭｏＳトランジス
タと、ＮＯＲ回路７３およびＮチャネルＭＯＳトランジ
スタ７４とからなる。０Ｎ１０ＦＦ制御器８は抵抗８１
１コンデンサ８２およびインバータ８３からなる。
次に前記実施例の動作について説明する。第３図におい
て、基準信号入力端子１と比較信号入力端子２に信号が
入力されると、位相比較器３はこれら二つの入力間の位
相が遅れか進みかを判定して、それに対応して出力０Ｕ
ＴＮｏ、１または０ＵＴＮｏ、２を選択する。位相比較
器３の出力は、通常はＨレベルにあり、選択をうけた信
号は、位相差に比例した期間だけＬレベルに反転した後
、Ｈレベルに復帰する。チャージポンプ４は、２ｂ＋を
入力をＨ，Ｌ、Ｈｉ−Ｚｏの１ｂｆｔに変換して、出力
端子５に出力する。
て、基準信号入力端子１と比較信号入力端子２に信号が
入力されると、位相比較器３はこれら二つの入力間の位
相が遅れか進みかを判定して、それに対応して出力０Ｕ
ＴＮｏ、１または０ＵＴＮｏ、２を選択する。位相比較
器３の出力は、通常はＨレベルにあり、選択をうけた信
号は、位相差に比例した期間だけＬレベルに反転した後
、Ｈレベルに復帰する。チャージポンプ４は、２ｂ＋を
入力をＨ，Ｌ、Ｈｉ−Ｚｏの１ｂｆｔに変換して、出力
端子５に出力する。
ロック検出器６は、位相比較器３の出力０ＵＴＮｏ、
ｌと０ＵＴＮｏ、２からロック状態を検出して、０Ｎ１
０ＦＦ制御器８を駆動する。サブチャージポンプ７はチ
ャージポンプ４と同一であり、０Ｎ１０ＦＦ制御器８に
よりＨｉ−Ｚｏ比出力することができる。サブチャージ
ポンプ７は補助出力端子９に出力する。
ｌと０ＵＴＮｏ、２からロック状態を検出して、０Ｎ１
０ＦＦ制御器８を駆動する。サブチャージポンプ７はチ
ャージポンプ４と同一であり、０Ｎ１０ＦＦ制御器８に
よりＨｉ−Ｚｏ比出力することができる。サブチャージ
ポンプ７は補助出力端子９に出力する。
ＰＬＬ回路において、過渡応答時と定常時にループフィ
ルタに要求される特性は相反するものがあり、ループフ
ィルタの特性が一定の場合は、過渡応答と定常状態で要
求を満足するフィルタ特性が得られないことがある。こ
れを解決する手段として、ロック検出器６で過渡応答と
定常状態を検出し、定常状態においてはサブチャージポ
ンプ７を動作させないようＪ： ＯＮ１０ Ｆ Ｆ ｉ
！ＪＩＩ１８ ヲ用いることにより、過渡応答時と定常
時のループフィルタ特性を変更する手法がとられている
。
ルタに要求される特性は相反するものがあり、ループフ
ィルタの特性が一定の場合は、過渡応答と定常状態で要
求を満足するフィルタ特性が得られないことがある。こ
れを解決する手段として、ロック検出器６で過渡応答と
定常状態を検出し、定常状態においてはサブチャージポ
ンプ７を動作させないようＪ： ＯＮ１０ Ｆ Ｆ ｉ
！ＪＩＩ１８ ヲ用いることにより、過渡応答時と定常
時のループフィルタ特性を変更する手法がとられている
。
このように、前記従来の位相比較装置においても、ロッ
ク検出器６と０Ｎ１０ＦＦ制御器８とでサブチャージポ
ンプ７をｆｇ御することにより、過渡応答時と定常時に
おいてのループフィルタの特性を切り換えることができ
る。
ク検出器６と０Ｎ１０ＦＦ制御器８とでサブチャージポ
ンプ７をｆｇ御することにより、過渡応答時と定常時に
おいてのループフィルタの特性を切り換えることができ
る。
発明が解決しようとする課題
しかしながら、前記従来の位相比較装置では、制御が０
Ｎ１０ＦＦのためループフィルタ特性が２種類しか実現
できず、切り換えタイミングの設定も難しいという問題
があった。また、出力端子とループフィルタの抵抗が一
つ増えてしまうという問題があった。
Ｎ１０ＦＦのためループフィルタ特性が２種類しか実現
できず、切り換えタイミングの設定も難しいという問題
があった。また、出力端子とループフィルタの抵抗が一
つ増えてしまうという問題があった。
本発明は、このような従来の問題を解決するものであり
、外付は部品の増加なしにループフィルタの特性を無段
階連続に変更することのできる優れた位相比較装置を提
供することを目的とする。
、外付は部品の増加なしにループフィルタの特性を無段
階連続に変更することのできる優れた位相比較装置を提
供することを目的とする。
課題を解決するための手段
本発明は、前記目的を達成するために、ロック検出器と
出力インピーダンス制御器を設け、一つのチャージポン
プの出力インピーダンスを可変にできるようにしたもの
である。
出力インピーダンス制御器を設け、一つのチャージポン
プの出力インピーダンスを可変にできるようにしたもの
である。
作用
本発明は、前記のような構成により次のような作用を有
する。すなわち、ロック検出器は位相比較器の二つの入
力の間の位相を検出し、ＧＮＤからＶＤＤまでのアナロ
グ電圧として出力し、出力インピーダンス制御器は、入
力されたアナログ電圧に対応してチャージポンプの出力
インピーダンスを変更する。これにより、ループフィル
タの素子を変更することなしにループフィルタの特性を
変えることができる。
する。すなわち、ロック検出器は位相比較器の二つの入
力の間の位相を検出し、ＧＮＤからＶＤＤまでのアナロ
グ電圧として出力し、出力インピーダンス制御器は、入
力されたアナログ電圧に対応してチャージポンプの出力
インピーダンスを変更する。これにより、ループフィル
タの素子を変更することなしにループフィルタの特性を
変えることができる。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１１は基準信号入力端子であり、１２は
比較信号入力端子であり、共に位相比較器１３に接続さ
れている。１４はチャージポンプであり、出力端子１５
に接続されている。
１図において、１１は基準信号入力端子であり、１２は
比較信号入力端子であり、共に位相比較器１３に接続さ
れている。１４はチャージポンプであり、出力端子１５
に接続されている。
位相比較器１３の出力０ＵＴＮｏ、１および０ＵＴＮＯ
１２は、チャージポンプ１４とロック検出器１６にそれ
ぞれ接続されている。１７は出力インピーダンス制御器
であり、ロック検出器１６とチャージポンプ１４に接続
されている。
１２は、チャージポンプ１４とロック検出器１６にそれ
ぞれ接続されている。１７は出力インピーダンス制御器
であり、ロック検出器１６とチャージポンプ１４に接続
されている。
第２図に示すように、チャージポンプ１４は、位相比較
器１３の出力０ＵＴＮｏ、１に接続されたＰチャネルＭ
Ｏ５）ランジスタ１４１と、位相比較器１３の出力０Ｕ
ＴＮｏ、２に直列に接続されたインバータ１４２および
ＮチャネルＭＯ３）ランジスタ１４３とからなる。ロッ
ク検出器６は、入力側が位相比較器１３の出力に接続さ
れたＮＡＮＤ回路１６１からなる。出力インピーダンス
制御器１７は、二つの回路１７Ａと１７８とからなり、
それぞれロック検出器１６のＮＡＮＤ回路１６１の出力
側に接続されるとともに、回路１７Ａはチャージポンプ
１４のＮチャネルＭＯＳ）ランジスタ１４３のソースに
接続され、回路１７Ｂはチャージポンプ１４のＰチャネ
ルＭＯ５）ランジスタ１４１のドレインに接続されてい
る。回路１７Ａは、抵抗１７１、コンデンサ１７２、Ｎ
チャネルＭＯＳトランジスタ１７３および抵抗１７４と
からなり、回路１７Ｂは、インバータ１７５、抵抗１７
６、コンデンサ１７７、ＰチャネルＭＯＳトランジスタ
１７８および抵抗１７９とからなる。
器１３の出力０ＵＴＮｏ、１に接続されたＰチャネルＭ
Ｏ５）ランジスタ１４１と、位相比較器１３の出力０Ｕ
ＴＮｏ、２に直列に接続されたインバータ１４２および
ＮチャネルＭＯ３）ランジスタ１４３とからなる。ロッ
ク検出器６は、入力側が位相比較器１３の出力に接続さ
れたＮＡＮＤ回路１６１からなる。出力インピーダンス
制御器１７は、二つの回路１７Ａと１７８とからなり、
それぞれロック検出器１６のＮＡＮＤ回路１６１の出力
側に接続されるとともに、回路１７Ａはチャージポンプ
１４のＮチャネルＭＯＳ）ランジスタ１４３のソースに
接続され、回路１７Ｂはチャージポンプ１４のＰチャネ
ルＭＯ５）ランジスタ１４１のドレインに接続されてい
る。回路１７Ａは、抵抗１７１、コンデンサ１７２、Ｎ
チャネルＭＯＳトランジスタ１７３および抵抗１７４と
からなり、回路１７Ｂは、インバータ１７５、抵抗１７
６、コンデンサ１７７、ＰチャネルＭＯＳトランジスタ
１７８および抵抗１７９とからなる。
次に前記実施例の動作について説明する。第１図におい
て、位相比較器１３は、基準信号入力端子１１と比較信
号入力端子１２に入力された信号間の位相差を検出して
、２ｂｉｔデータとして出力する。チャージポンプ１４
は、位相比較器１３の２ｂｉｔデータを１ｂｔｔに変換
して出力する。ロック検出器１６は、位相比較器１３の
出力から位相差に応じてアナログ電圧を出力する。出力
インピーダンス制御器１７は、ロック検出器１６のアナ
ログ電圧に対応した値の出力インピーダンスとなるよう
にチャージポンプ１４を制御する。
て、位相比較器１３は、基準信号入力端子１１と比較信
号入力端子１２に入力された信号間の位相差を検出して
、２ｂｉｔデータとして出力する。チャージポンプ１４
は、位相比較器１３の２ｂｉｔデータを１ｂｔｔに変換
して出力する。ロック検出器１６は、位相比較器１３の
出力から位相差に応じてアナログ電圧を出力する。出力
インピーダンス制御器１７は、ロック検出器１６のアナ
ログ電圧に対応した値の出力インピーダンスとなるよう
にチャージポンプ１４を制御する。
このように、前記実施例によれば、ロック検出器１６で
２人力間の位相差をアナログ電圧に変換し、チャージポ
ンプ１４の出力インピーダンスがこのアナログ電圧に応
じた値になるように、出力インピーダンス制御器１７で
制御するので、チャージポンプ１４の出力インピーダン
スを無段階連続に変化させることができ、外付は部品の
増加なしにループフィルタ特性を変更することができる
。また、前記実施例によれば、ＰＬＬの過渡応答から定
常状態への移行にともなって常に適当なループフィルタ
特性が実現できるため、高速高安定な特性のＰＬＬを構
成することができる。さらにまた、全回路を０ＭＯ３Ｌ
ＳＩで構成することができるので、装置を小型化するこ
とができるという利点を有する。
２人力間の位相差をアナログ電圧に変換し、チャージポ
ンプ１４の出力インピーダンスがこのアナログ電圧に応
じた値になるように、出力インピーダンス制御器１７で
制御するので、チャージポンプ１４の出力インピーダン
スを無段階連続に変化させることができ、外付は部品の
増加なしにループフィルタ特性を変更することができる
。また、前記実施例によれば、ＰＬＬの過渡応答から定
常状態への移行にともなって常に適当なループフィルタ
特性が実現できるため、高速高安定な特性のＰＬＬを構
成することができる。さらにまた、全回路を０ＭＯ３Ｌ
ＳＩで構成することができるので、装置を小型化するこ
とができるという利点を有する。
発明の効果
本発明は、前記実施例から明らかなように、チャージポ
ンプの出力インピーダンスを無段階連続に変化できるよ
うにしたものであり、外付は部品の増加なしにループフ
ィルタ特性を変更することができるという効果を有する
。また、過渡応答から定常状態への移行にともなって、
常に適当なループフィルタ特性が実現できるため、高速
高安定な特性のＰＬＬを構成することができるという利
点を有する。さらにまた、全回路をＣＭＯ５ＬＳＩで構
成できるので、装置を小型化できるという利点を有する
。
ンプの出力インピーダンスを無段階連続に変化できるよ
うにしたものであり、外付は部品の増加なしにループフ
ィルタ特性を変更することができるという効果を有する
。また、過渡応答から定常状態への移行にともなって、
常に適当なループフィルタ特性が実現できるため、高速
高安定な特性のＰＬＬを構成することができるという利
点を有する。さらにまた、全回路をＣＭＯ５ＬＳＩで構
成できるので、装置を小型化できるという利点を有する
。
第１図は本発明の一実施例における位相比較装置の概略
ブロック図、第２図は同装置の要部回路図、第３図は従
来の位相比較装置の概略ブロック図、第４図は同装置の
要部回路図である。 １１・・・基準信号入力端子、１２・・・比較信号入力
端子、１３・・・位相比較器、１４・・・チャージポン
プ、１５・・・出力端子、１６・・・ロック検出器、１
７・・・出力インピーダンス制御器。
ブロック図、第２図は同装置の要部回路図、第３図は従
来の位相比較装置の概略ブロック図、第４図は同装置の
要部回路図である。 １１・・・基準信号入力端子、１２・・・比較信号入力
端子、１３・・・位相比較器、１４・・・チャージポン
プ、１５・・・出力端子、１６・・・ロック検出器、１
７・・・出力インピーダンス制御器。
Claims (1)
- 入力された信号間の位相差を検出してビットデータを出
力する位相比較器と、前記位相比較器の出力のビットを
変換して出力するチャージポンプと、前記位相比較器の
出力から位相差に応じてアナログ電圧を出力するロック
検出器と、前記ロック検出器からのアナログ電圧に対応
した値の出力インピーダンスとなるように前記チャージ
ポンプを制御する出力インピーダンス制御器とを備えた
位相比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133367A JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133367A JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429411A true JPH0429411A (ja) | 1992-01-31 |
Family
ID=15103070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133367A Pending JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429411A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331795B1 (en) | 1998-12-21 | 2001-12-18 | Nec Corporation | Lock determination circuit of PLL for pulling up intermediate electric potential of lock determination gate |
| KR100849211B1 (ko) * | 2006-10-04 | 2008-07-31 | 삼성전자주식회사 | 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 |
| US8104349B2 (en) | 2006-12-04 | 2012-01-31 | Sumitomo Metal Industries, Ltd. | Flaw detection tracking device for pipe or tube and automatic flaw detecting apparatus for pipe or tube using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292521A (ja) * | 1985-10-17 | 1987-04-28 | Matsushita Electric Ind Co Ltd | ２モ−ドｐｌｌ回路 |
| JPS6478523A (en) * | 1987-09-19 | 1989-03-24 | Nec Corp | Charge pump circuit for pll frequency synthesizer |
| JPH0228144B2 (ja) * | 1983-06-09 | 1990-06-21 | Hodogaya Chemical Co Ltd | |
| JPH03205920A (ja) * | 1989-10-30 | 1991-09-09 | Hitachi Ltd | 位相同期回路、記憶装置および磁気ディスク記憶装置 |
-
1990
- 1990-05-23 JP JP2133367A patent/JPH0429411A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228144B2 (ja) * | 1983-06-09 | 1990-06-21 | Hodogaya Chemical Co Ltd | |
| JPS6292521A (ja) * | 1985-10-17 | 1987-04-28 | Matsushita Electric Ind Co Ltd | ２モ−ドｐｌｌ回路 |
| JPS6478523A (en) * | 1987-09-19 | 1989-03-24 | Nec Corp | Charge pump circuit for pll frequency synthesizer |
| JPH03205920A (ja) * | 1989-10-30 | 1991-09-09 | Hitachi Ltd | 位相同期回路、記憶装置および磁気ディスク記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331795B1 (en) | 1998-12-21 | 2001-12-18 | Nec Corporation | Lock determination circuit of PLL for pulling up intermediate electric potential of lock determination gate |
| KR100849211B1 (ko) * | 2006-10-04 | 2008-07-31 | 삼성전자주식회사 | 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 |
| US8104349B2 (en) | 2006-12-04 | 2012-01-31 | Sumitomo Metal Industries, Ltd. | Flaw detection tracking device for pipe or tube and automatic flaw detecting apparatus for pipe or tube using the same |
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