JPH0429411A - 位相比較装置 - Google Patents
位相比較装置Info
- Publication number
- JPH0429411A JPH0429411A JP2133367A JP13336790A JPH0429411A JP H0429411 A JPH0429411 A JP H0429411A JP 2133367 A JP2133367 A JP 2133367A JP 13336790 A JP13336790 A JP 13336790A JP H0429411 A JPH0429411 A JP H0429411A
- Authority
- JP
- Japan
- Prior art keywords
- charge pump
- phase comparator
- output impedance
- lock detector
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001052 transient effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 230000018199 S phase Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はP L L (Phase Locked L
oop )に使用する位相比較装置に関する。
oop )に使用する位相比較装置に関する。
従来の技術
第3図は従来の位相比較装置の構成を示している。第3
図において、1は基準信号入力端子であり、2は比較信
号入力端子であり、それぞれ位相比較器3に接続されて
いる。4はチャージポンプであり、出力端子5に接続さ
れている。位相比較器3の出力0UTNo、1と0UT
No、2は、チャージポンプ4とロック検出器6とサブ
チャージポンプ7とに接続されている。8は0N10F
F制御器であり、ロック検出器6とサブチャージポンプ
7に接続されている。9は補助出力端子であり、サブチ
ャージポンプ7に接続されている。
図において、1は基準信号入力端子であり、2は比較信
号入力端子であり、それぞれ位相比較器3に接続されて
いる。4はチャージポンプであり、出力端子5に接続さ
れている。位相比較器3の出力0UTNo、1と0UT
No、2は、チャージポンプ4とロック検出器6とサブ
チャージポンプ7とに接続されている。8は0N10F
F制御器であり、ロック検出器6とサブチャージポンプ
7に接続されている。9は補助出力端子であり、サブチ
ャージポンプ7に接続されている。
第4図に示すように、チャージポンプ4は、Pチャネル
MOSトランジスタ41と、インバータ42およびNチ
ャネルMOSトランジスタ43とからなる。ロック検出
器6はNAND回路61からなる。サブチャージポンプ
7は、OR回路71およびPチャネルMoSトランジス
タと、NOR回路73およびNチャネルMOSトランジ
スタ74とからなる。0N10FF制御器8は抵抗81
1コンデンサ82およびインバータ83からなる。
MOSトランジスタ41と、インバータ42およびNチ
ャネルMOSトランジスタ43とからなる。ロック検出
器6はNAND回路61からなる。サブチャージポンプ
7は、OR回路71およびPチャネルMoSトランジス
タと、NOR回路73およびNチャネルMOSトランジ
スタ74とからなる。0N10FF制御器8は抵抗81
1コンデンサ82およびインバータ83からなる。
次に前記実施例の動作について説明する。第3図におい
て、基準信号入力端子1と比較信号入力端子2に信号が
入力されると、位相比較器3はこれら二つの入力間の位
相が遅れか進みかを判定して、それに対応して出力0U
TNo、1または0UTNo、2を選択する。位相比較
器3の出力は、通常はHレベルにあり、選択をうけた信
号は、位相差に比例した期間だけLレベルに反転した後
、Hレベルに復帰する。チャージポンプ4は、2b+を
入力をH,L、Hi−Zoの1bftに変換して、出力
端子5に出力する。
て、基準信号入力端子1と比較信号入力端子2に信号が
入力されると、位相比較器3はこれら二つの入力間の位
相が遅れか進みかを判定して、それに対応して出力0U
TNo、1または0UTNo、2を選択する。位相比較
器3の出力は、通常はHレベルにあり、選択をうけた信
号は、位相差に比例した期間だけLレベルに反転した後
、Hレベルに復帰する。チャージポンプ4は、2b+を
入力をH,L、Hi−Zoの1bftに変換して、出力
端子5に出力する。
ロック検出器6は、位相比較器3の出力0UTNo、
lと0UTNo、2からロック状態を検出して、0N1
0FF制御器8を駆動する。サブチャージポンプ7はチ
ャージポンプ4と同一であり、0N10FF制御器8に
よりHi−Zo比出力することができる。サブチャージ
ポンプ7は補助出力端子9に出力する。
lと0UTNo、2からロック状態を検出して、0N1
0FF制御器8を駆動する。サブチャージポンプ7はチ
ャージポンプ4と同一であり、0N10FF制御器8に
よりHi−Zo比出力することができる。サブチャージ
ポンプ7は補助出力端子9に出力する。
PLL回路において、過渡応答時と定常時にループフィ
ルタに要求される特性は相反するものがあり、ループフ
ィルタの特性が一定の場合は、過渡応答と定常状態で要
求を満足するフィルタ特性が得られないことがある。こ
れを解決する手段として、ロック検出器6で過渡応答と
定常状態を検出し、定常状態においてはサブチャージポ
ンプ7を動作させないようJ: ON10 F F i
!JII18 ヲ用いることにより、過渡応答時と定常
時のループフィルタ特性を変更する手法がとられている
。
ルタに要求される特性は相反するものがあり、ループフ
ィルタの特性が一定の場合は、過渡応答と定常状態で要
求を満足するフィルタ特性が得られないことがある。こ
れを解決する手段として、ロック検出器6で過渡応答と
定常状態を検出し、定常状態においてはサブチャージポ
ンプ7を動作させないようJ: ON10 F F i
!JII18 ヲ用いることにより、過渡応答時と定常
時のループフィルタ特性を変更する手法がとられている
。
このように、前記従来の位相比較装置においても、ロッ
ク検出器6と0N10FF制御器8とでサブチャージポ
ンプ7をfg御することにより、過渡応答時と定常時に
おいてのループフィルタの特性を切り換えることができ
る。
ク検出器6と0N10FF制御器8とでサブチャージポ
ンプ7をfg御することにより、過渡応答時と定常時に
おいてのループフィルタの特性を切り換えることができ
る。
発明が解決しようとする課題
しかしながら、前記従来の位相比較装置では、制御が0
N10FFのためループフィルタ特性が2種類しか実現
できず、切り換えタイミングの設定も難しいという問題
があった。また、出力端子とループフィルタの抵抗が一
つ増えてしまうという問題があった。
N10FFのためループフィルタ特性が2種類しか実現
できず、切り換えタイミングの設定も難しいという問題
があった。また、出力端子とループフィルタの抵抗が一
つ増えてしまうという問題があった。
本発明は、このような従来の問題を解決するものであり
、外付は部品の増加なしにループフィルタの特性を無段
階連続に変更することのできる優れた位相比較装置を提
供することを目的とする。
、外付は部品の増加なしにループフィルタの特性を無段
階連続に変更することのできる優れた位相比較装置を提
供することを目的とする。
課題を解決するための手段
本発明は、前記目的を達成するために、ロック検出器と
出力インピーダンス制御器を設け、一つのチャージポン
プの出力インピーダンスを可変にできるようにしたもの
である。
出力インピーダンス制御器を設け、一つのチャージポン
プの出力インピーダンスを可変にできるようにしたもの
である。
作用
本発明は、前記のような構成により次のような作用を有
する。すなわち、ロック検出器は位相比較器の二つの入
力の間の位相を検出し、GNDからVDDまでのアナロ
グ電圧として出力し、出力インピーダンス制御器は、入
力されたアナログ電圧に対応してチャージポンプの出力
インピーダンスを変更する。これにより、ループフィル
タの素子を変更することなしにループフィルタの特性を
変えることができる。
する。すなわち、ロック検出器は位相比較器の二つの入
力の間の位相を検出し、GNDからVDDまでのアナロ
グ電圧として出力し、出力インピーダンス制御器は、入
力されたアナログ電圧に対応してチャージポンプの出力
インピーダンスを変更する。これにより、ループフィル
タの素子を変更することなしにループフィルタの特性を
変えることができる。
実施例
第1図は本発明の一実施例の構成を示すものである。第
1図において、11は基準信号入力端子であり、12は
比較信号入力端子であり、共に位相比較器13に接続さ
れている。14はチャージポンプであり、出力端子15
に接続されている。
1図において、11は基準信号入力端子であり、12は
比較信号入力端子であり、共に位相比較器13に接続さ
れている。14はチャージポンプであり、出力端子15
に接続されている。
位相比較器13の出力0UTNo、1および0UTNO
12は、チャージポンプ14とロック検出器16にそれ
ぞれ接続されている。17は出力インピーダンス制御器
であり、ロック検出器16とチャージポンプ14に接続
されている。
12は、チャージポンプ14とロック検出器16にそれ
ぞれ接続されている。17は出力インピーダンス制御器
であり、ロック検出器16とチャージポンプ14に接続
されている。
第2図に示すように、チャージポンプ14は、位相比較
器13の出力0UTNo、1に接続されたPチャネルM
O5)ランジスタ141と、位相比較器13の出力0U
TNo、2に直列に接続されたインバータ142および
NチャネルMO3)ランジスタ143とからなる。ロッ
ク検出器6は、入力側が位相比較器13の出力に接続さ
れたNAND回路161からなる。出力インピーダンス
制御器17は、二つの回路17Aと178とからなり、
それぞれロック検出器16のNAND回路161の出力
側に接続されるとともに、回路17Aはチャージポンプ
14のNチャネルMOS)ランジスタ143のソースに
接続され、回路17Bはチャージポンプ14のPチャネ
ルMO5)ランジスタ141のドレインに接続されてい
る。回路17Aは、抵抗171、コンデンサ172、N
チャネルMOSトランジスタ173および抵抗174と
からなり、回路17Bは、インバータ175、抵抗17
6、コンデンサ177、PチャネルMOSトランジスタ
178および抵抗179とからなる。
器13の出力0UTNo、1に接続されたPチャネルM
O5)ランジスタ141と、位相比較器13の出力0U
TNo、2に直列に接続されたインバータ142および
NチャネルMO3)ランジスタ143とからなる。ロッ
ク検出器6は、入力側が位相比較器13の出力に接続さ
れたNAND回路161からなる。出力インピーダンス
制御器17は、二つの回路17Aと178とからなり、
それぞれロック検出器16のNAND回路161の出力
側に接続されるとともに、回路17Aはチャージポンプ
14のNチャネルMOS)ランジスタ143のソースに
接続され、回路17Bはチャージポンプ14のPチャネ
ルMO5)ランジスタ141のドレインに接続されてい
る。回路17Aは、抵抗171、コンデンサ172、N
チャネルMOSトランジスタ173および抵抗174と
からなり、回路17Bは、インバータ175、抵抗17
6、コンデンサ177、PチャネルMOSトランジスタ
178および抵抗179とからなる。
次に前記実施例の動作について説明する。第1図におい
て、位相比較器13は、基準信号入力端子11と比較信
号入力端子12に入力された信号間の位相差を検出して
、2bitデータとして出力する。チャージポンプ14
は、位相比較器13の2bitデータを1bttに変換
して出力する。ロック検出器16は、位相比較器13の
出力から位相差に応じてアナログ電圧を出力する。出力
インピーダンス制御器17は、ロック検出器16のアナ
ログ電圧に対応した値の出力インピーダンスとなるよう
にチャージポンプ14を制御する。
て、位相比較器13は、基準信号入力端子11と比較信
号入力端子12に入力された信号間の位相差を検出して
、2bitデータとして出力する。チャージポンプ14
は、位相比較器13の2bitデータを1bttに変換
して出力する。ロック検出器16は、位相比較器13の
出力から位相差に応じてアナログ電圧を出力する。出力
インピーダンス制御器17は、ロック検出器16のアナ
ログ電圧に対応した値の出力インピーダンスとなるよう
にチャージポンプ14を制御する。
このように、前記実施例によれば、ロック検出器16で
2人力間の位相差をアナログ電圧に変換し、チャージポ
ンプ14の出力インピーダンスがこのアナログ電圧に応
じた値になるように、出力インピーダンス制御器17で
制御するので、チャージポンプ14の出力インピーダン
スを無段階連続に変化させることができ、外付は部品の
増加なしにループフィルタ特性を変更することができる
。また、前記実施例によれば、PLLの過渡応答から定
常状態への移行にともなって常に適当なループフィルタ
特性が実現できるため、高速高安定な特性のPLLを構
成することができる。さらにまた、全回路を0MO3L
SIで構成することができるので、装置を小型化するこ
とができるという利点を有する。
2人力間の位相差をアナログ電圧に変換し、チャージポ
ンプ14の出力インピーダンスがこのアナログ電圧に応
じた値になるように、出力インピーダンス制御器17で
制御するので、チャージポンプ14の出力インピーダン
スを無段階連続に変化させることができ、外付は部品の
増加なしにループフィルタ特性を変更することができる
。また、前記実施例によれば、PLLの過渡応答から定
常状態への移行にともなって常に適当なループフィルタ
特性が実現できるため、高速高安定な特性のPLLを構
成することができる。さらにまた、全回路を0MO3L
SIで構成することができるので、装置を小型化するこ
とができるという利点を有する。
発明の効果
本発明は、前記実施例から明らかなように、チャージポ
ンプの出力インピーダンスを無段階連続に変化できるよ
うにしたものであり、外付は部品の増加なしにループフ
ィルタ特性を変更することができるという効果を有する
。また、過渡応答から定常状態への移行にともなって、
常に適当なループフィルタ特性が実現できるため、高速
高安定な特性のPLLを構成することができるという利
点を有する。さらにまた、全回路をCMO5LSIで構
成できるので、装置を小型化できるという利点を有する
。
ンプの出力インピーダンスを無段階連続に変化できるよ
うにしたものであり、外付は部品の増加なしにループフ
ィルタ特性を変更することができるという効果を有する
。また、過渡応答から定常状態への移行にともなって、
常に適当なループフィルタ特性が実現できるため、高速
高安定な特性のPLLを構成することができるという利
点を有する。さらにまた、全回路をCMO5LSIで構
成できるので、装置を小型化できるという利点を有する
。
第1図は本発明の一実施例における位相比較装置の概略
ブロック図、第2図は同装置の要部回路図、第3図は従
来の位相比較装置の概略ブロック図、第4図は同装置の
要部回路図である。 11・・・基準信号入力端子、12・・・比較信号入力
端子、13・・・位相比較器、14・・・チャージポン
プ、15・・・出力端子、16・・・ロック検出器、1
7・・・出力インピーダンス制御器。
ブロック図、第2図は同装置の要部回路図、第3図は従
来の位相比較装置の概略ブロック図、第4図は同装置の
要部回路図である。 11・・・基準信号入力端子、12・・・比較信号入力
端子、13・・・位相比較器、14・・・チャージポン
プ、15・・・出力端子、16・・・ロック検出器、1
7・・・出力インピーダンス制御器。
Claims (1)
- 入力された信号間の位相差を検出してビットデータを出
力する位相比較器と、前記位相比較器の出力のビットを
変換して出力するチャージポンプと、前記位相比較器の
出力から位相差に応じてアナログ電圧を出力するロック
検出器と、前記ロック検出器からのアナログ電圧に対応
した値の出力インピーダンスとなるように前記チャージ
ポンプを制御する出力インピーダンス制御器とを備えた
位相比較装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2133367A JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2133367A JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0429411A true JPH0429411A (ja) | 1992-01-31 |
Family
ID=15103070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2133367A Pending JPH0429411A (ja) | 1990-05-23 | 1990-05-23 | 位相比較装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0429411A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6331795B1 (en) | 1998-12-21 | 2001-12-18 | Nec Corporation | Lock determination circuit of PLL for pulling up intermediate electric potential of lock determination gate |
KR100849211B1 (ko) * | 2006-10-04 | 2008-07-31 | 삼성전자주식회사 | 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 |
US8104349B2 (en) | 2006-12-04 | 2012-01-31 | Sumitomo Metal Industries, Ltd. | Flaw detection tracking device for pipe or tube and automatic flaw detecting apparatus for pipe or tube using the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292521A (ja) * | 1985-10-17 | 1987-04-28 | Matsushita Electric Ind Co Ltd | 2モ−ドpll回路 |
JPS6478523A (en) * | 1987-09-19 | 1989-03-24 | Nec Corp | Charge pump circuit for pll frequency synthesizer |
JPH0228144B2 (ja) * | 1983-06-09 | 1990-06-21 | Hodogaya Chemical Co Ltd | |
JPH03205920A (ja) * | 1989-10-30 | 1991-09-09 | Hitachi Ltd | 位相同期回路、記憶装置および磁気ディスク記憶装置 |
-
1990
- 1990-05-23 JP JP2133367A patent/JPH0429411A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100849211B1 (ko) * | 2006-10-04 | 2008-07-31 | 삼성전자주식회사 | 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 |
US8104349B2 (en) | 2006-12-04 | 2012-01-31 | Sumitomo Metal Industries, Ltd. | Flaw detection tracking device for pipe or tube and automatic flaw detecting apparatus for pipe or tube using the same |
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