JPH08307254A - 同期クロック生成回路 - Google Patents
同期クロック生成回路Info
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- JPH08307254A JPH08307254A JP7111865A JP11186595A JPH08307254A JP H08307254 A JPH08307254 A JP H08307254A JP 7111865 A JP7111865 A JP 7111865A JP 11186595 A JP11186595 A JP 11186595A JP H08307254 A JPH08307254 A JP H08307254A
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Abstract
(57)【要約】
【目的】 ロックイン時間が短く、かつロック後のジッ
タが小さな同期クロック生成回路を提供する。 【構成】 ロック検出回路６は、位相比較器５１からの
信号／ＵＰ，ＤＯＷＮに基づいて、外部クロック信号Ｒ
ＥＦと内部クロック信号ＯＳＣの位相差の絶対値を検出
し、その位相差の絶対値に応じた信号を電流変換回路７
に出力する。電流変換回路７は、位相差の絶対値が大き
いときはチャージポンプ１の電流源２，５の電流値を大
きな値に設定し、小さいときはその電流値を小さな値に
設定する。したがって、ループフィルタ５７の出力電位
Ｖｃｏは、ロック前は急速に上昇し、ロック後は安定す
る。
タが小さな同期クロック生成回路を提供する。 【構成】 ロック検出回路６は、位相比較器５１からの
信号／ＵＰ，ＤＯＷＮに基づいて、外部クロック信号Ｒ
ＥＦと内部クロック信号ＯＳＣの位相差の絶対値を検出
し、その位相差の絶対値に応じた信号を電流変換回路７
に出力する。電流変換回路７は、位相差の絶対値が大き
いときはチャージポンプ１の電流源２，５の電流値を大
きな値に設定し、小さいときはその電流値を小さな値に
設定する。したがって、ループフィルタ５７の出力電位
Ｖｃｏは、ロック前は急速に上昇し、ロック後は安定す
る。
Description
【０００１】
【産業上の利用分野】この発明は同期クロック生成回路
に関し、特に、外部クロック信号に同期して内部クロッ
ク信号を生成するＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
（以下、ＰＬＬと略記する）回路およびＤｅｌａｙ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ（以下、ＤＬＬと略記する）回路
のような同期クロック生成回路に関する。
に関し、特に、外部クロック信号に同期して内部クロッ
ク信号を生成するＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
（以下、ＰＬＬと略記する）回路およびＤｅｌａｙ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ（以下、ＤＬＬと略記する）回路
のような同期クロック生成回路に関する。
【０００２】
【従来の技術】図１３は従来のＰＬＬ回路８００の構成
を示す回路ブロック図である。図において、このＰＬＬ
回路８００は、位相比較器５１、チャージポンプ５２、
ループフィルタ５７および電圧制御型発振器６１を含
む。
を示す回路ブロック図である。図において、このＰＬＬ
回路８００は、位相比較器５１、チャージポンプ５２、
ループフィルタ５７および電圧制御型発振器６１を含
む。
【０００３】位相比較器５１は、外部から入力される外
部クロック信号ＲＥＦと、内部で発生される内部クロッ
ク信号ＯＳＣとを比較し、２つのクロック信号ＲＥＦと
ＯＳＣの周波数がずれていたり位相がずれていると、そ
の差を信号／ＵＰ，ＤＯＷＮとして次段に出力する。た
とえば、外部クロック信号ＲＥＦに対して内部クロック
信号ＯＳＣの位相が進んでいると信号ＤＯＷＮが出力さ
れ、遅いと信号／ＵＰが出力される。信号／ＵＰ，ＤＯ
ＷＮは次段のチャージポンプ５２に伝達される。
部クロック信号ＲＥＦと、内部で発生される内部クロッ
ク信号ＯＳＣとを比較し、２つのクロック信号ＲＥＦと
ＯＳＣの周波数がずれていたり位相がずれていると、そ
の差を信号／ＵＰ，ＤＯＷＮとして次段に出力する。た
とえば、外部クロック信号ＲＥＦに対して内部クロック
信号ＯＳＣの位相が進んでいると信号ＤＯＷＮが出力さ
れ、遅いと信号／ＵＰが出力される。信号／ＵＰ，ＤＯ
ＷＮは次段のチャージポンプ５２に伝達される。
【０００４】チャージポンプ５２は、電源電位Ｖｃｃの
ライン（以下、電源ラインと称す）４１とその出力ノー
ドＮ５２の間に直列接続された定電流源５３およびＰチ
ャネルＭＯＳトランジスタ５４と、出力ノードＮ５２と
接地電位ＧＮＤのライン（以下、接地ラインと称す）４
２の間に直列接続されたＮチャネルＭＯＳトランジスタ
５５および定電流源５６とを含む。
ライン（以下、電源ラインと称す）４１とその出力ノー
ドＮ５２の間に直列接続された定電流源５３およびＰチ
ャネルＭＯＳトランジスタ５４と、出力ノードＮ５２と
接地電位ＧＮＤのライン（以下、接地ラインと称す）４
２の間に直列接続されたＮチャネルＭＯＳトランジスタ
５５および定電流源５６とを含む。
【０００５】信号／ＵＰが活性化レベルである「Ｌ」レ
ベルになるとＰチャネルＭＯＳトランジスタ５４が導通
して定電流源５３の定電流がループフィルタ５７に流入
する。信号ＤＯＷＮが活性化レベルである「Ｈ」レベル
になるとＮチャネルＭＯＳトランジスタ５５が導通し定
電流源５６の定電流がループフィルタ５７から引抜かれ
る。定電流源５３，５６により供給電流と引抜き電流が
一定の値に保持される。
ベルになるとＰチャネルＭＯＳトランジスタ５４が導通
して定電流源５３の定電流がループフィルタ５７に流入
する。信号ＤＯＷＮが活性化レベルである「Ｈ」レベル
になるとＮチャネルＭＯＳトランジスタ５５が導通し定
電流源５６の定電流がループフィルタ５７から引抜かれ
る。定電流源５３，５６により供給電流と引抜き電流が
一定の値に保持される。
【０００６】ループフィルタ５７は、その出力ノード５
７とチャージポンプ５２の出力ノードＮ５２の間に接続
された抵抗５８と、出力ノード５７と接地ライン４２の
間に直列接続された抵抗５９およびキャパシタ６０を含
む。キャパシタ６０は、チャージポンプ５２による供給
電流と引抜き電流を積分しその積分値を電位に変換す
る。ループフィルタ５７の出力電位Ｖｃｏは次段の電圧
制御型発振器６１に出力される。
７とチャージポンプ５２の出力ノードＮ５２の間に接続
された抵抗５８と、出力ノード５７と接地ライン４２の
間に直列接続された抵抗５９およびキャパシタ６０を含
む。キャパシタ６０は、チャージポンプ５２による供給
電流と引抜き電流を積分しその積分値を電位に変換す
る。ループフィルタ５７の出力電位Ｖｃｏは次段の電圧
制御型発振器６１に出力される。
【０００７】電圧制御型発振器６１は、バイアス発生回
路６２と、リング状に接続されたＫ個（Ｋは正の整数で
ある）の遅延時間可変素子６５．１〜６５．Ｋを含む。
路６２と、リング状に接続されたＫ個（Ｋは正の整数で
ある）の遅延時間可変素子６５．１〜６５．Ｋを含む。
【０００８】バイアス発生回路６２は、電源ライン４１
と接地ライン４２の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ６３およびＮチャネルＭＯＳトランジス
タ６４を含む。ＰチャネルＭＯＳトランジスタ６３のゲ
ートはそのドレインに接続される。ＮチャネルＭＯＳト
ランジスタ６４のゲートはループフィルタ５７の出力電
位Ｖｃｏを受ける。
と接地ライン４２の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ６３およびＮチャネルＭＯＳトランジス
タ６４を含む。ＰチャネルＭＯＳトランジスタ６３のゲ
ートはそのドレインに接続される。ＮチャネルＭＯＳト
ランジスタ６４のゲートはループフィルタ５７の出力電
位Ｖｃｏを受ける。
【０００９】遅延時間可変素子６５．１は、インバータ
６７．１と、インバータ６７．１に電源電位Ｖｃｃを与
えるためのＰチャネルＭＯＳトランジスタ６６．１と、
インバータ６７．１に接地電位ＧＮＤを与えるためのＮ
チャネルＭＯＳトランジスタ６８．１を含む。Ｐチャネ
ルＭＯＳトランジスタ６６．１のゲートは、バイアス発
生回路６３のＰチャネルＭＯＳトランジスタ６３のゲー
トに接続される。ＮチャネルＭＯＳトランジスタ６８．
１のゲートは、バイアス発生回路６３のＮチャネルＭＯ
Ｓトランジスタ６４のゲートに接続される。他の遅延時
間可変素子６５．２〜６５．Ｋも同様である。なお、イ
ンバータ６７．１〜６７．Ｋは、図１４に示すように、
直列接続されたＰチャネルＭＯＳトランジスタ６９およ
びＮチャネルＭＯＳトランジスタ７０を含む。ＭＯＳト
ランジスタ６９と７０のゲートは共通接続され、インバ
ータ６７．１〜６７．Ｋの入力ノードとなる。ＭＯＳト
ランジスタ６９と７０のドレインはインバータ６７．１
〜６７．Ｋの出力ノードとなる。
６７．１と、インバータ６７．１に電源電位Ｖｃｃを与
えるためのＰチャネルＭＯＳトランジスタ６６．１と、
インバータ６７．１に接地電位ＧＮＤを与えるためのＮ
チャネルＭＯＳトランジスタ６８．１を含む。Ｐチャネ
ルＭＯＳトランジスタ６６．１のゲートは、バイアス発
生回路６３のＰチャネルＭＯＳトランジスタ６３のゲー
トに接続される。ＮチャネルＭＯＳトランジスタ６８．
１のゲートは、バイアス発生回路６３のＮチャネルＭＯ
Ｓトランジスタ６４のゲートに接続される。他の遅延時
間可変素子６５．２〜６５．Ｋも同様である。なお、イ
ンバータ６７．１〜６７．Ｋは、図１４に示すように、
直列接続されたＰチャネルＭＯＳトランジスタ６９およ
びＮチャネルＭＯＳトランジスタ７０を含む。ＭＯＳト
ランジスタ６９と７０のゲートは共通接続され、インバ
ータ６７．１〜６７．Ｋの入力ノードとなる。ＭＯＳト
ランジスタ６９と７０のドレインはインバータ６７．１
〜６７．Ｋの出力ノードとなる。
【００１０】ループフィルタ５７の出力電位Ｖｃｏによ
り、遅延時間可変素子６５．１〜６５．Ｋの引抜き側の
電流を決定するＮチャネルＭＯＳトランジスタ６４の電
流値が決まり、その電流がダイオード接続されたＰチャ
ネルＭＯＳトランジスタ６３に伝達され同量の電流が遅
延時間可変素子６５．１〜６５．Ｋの供給側にも発生す
る。この電流量が大きいほど電圧制御型発振器６１の発
振周波数は上昇する。電圧制御型発振器６１の出力が内
部クロック信号ＯＳＣとなり、この内部クロック信号Ｏ
ＳＣは再び外部クロック信号ＲＥＦと位相比較器５１に
おいて比較される。
り、遅延時間可変素子６５．１〜６５．Ｋの引抜き側の
電流を決定するＮチャネルＭＯＳトランジスタ６４の電
流値が決まり、その電流がダイオード接続されたＰチャ
ネルＭＯＳトランジスタ６３に伝達され同量の電流が遅
延時間可変素子６５．１〜６５．Ｋの供給側にも発生す
る。この電流量が大きいほど電圧制御型発振器６１の発
振周波数は上昇する。電圧制御型発振器６１の出力が内
部クロック信号ＯＳＣとなり、この内部クロック信号Ｏ
ＳＣは再び外部クロック信号ＲＥＦと位相比較器５１に
おいて比較される。
【００１１】以上の動作を繰返すことにより、ループフ
ィルタ５７の出力電位Ｖｃｏが調整され、動作開始初期
においては大きくずれていた外部クロック信号ＲＥＦと
内部クロック信号ＯＳＣが徐々に同期するようになる。
同期後は、信号／ＵＰとＤＯＷＮが等しく出力されるの
でループフィルタ５７の出力電位Ｖｃｏが一定に保持さ
れ、内部クロック信号ＯＳＣの周波数も一定となる。
ィルタ５７の出力電位Ｖｃｏが調整され、動作開始初期
においては大きくずれていた外部クロック信号ＲＥＦと
内部クロック信号ＯＳＣが徐々に同期するようになる。
同期後は、信号／ＵＰとＤＯＷＮが等しく出力されるの
でループフィルタ５７の出力電位Ｖｃｏが一定に保持さ
れ、内部クロック信号ＯＳＣの周波数も一定となる。
【００１２】図１５は従来のＤＬＬ回路９００の構成を
示す回路ブロック図である。このＤＬＬ回路９００が図
１３のＰＬＬ回路８００と異なる点は電圧制御型発振器
６１の代わりに電圧制御型遅延回路７１が設けられてい
る点である。電圧制御型遅延回路７１は、バイアス発生
回路６２と、直列接続されたＫ個の遅延時間可変素子６
５．１〜６５．Ｋを含む。外部クロック信号ＲＥＦが初
段の遅延時間可変素子６５．１に入力され、最終段の遅
延時間可変素子６５．Ｋの出力が内部クロック信号ＯＳ
Ｃとなる。動作はＰＬＬ回路８００と同様であるので説
明は省略される。
示す回路ブロック図である。このＤＬＬ回路９００が図
１３のＰＬＬ回路８００と異なる点は電圧制御型発振器
６１の代わりに電圧制御型遅延回路７１が設けられてい
る点である。電圧制御型遅延回路７１は、バイアス発生
回路６２と、直列接続されたＫ個の遅延時間可変素子６
５．１〜６５．Ｋを含む。外部クロック信号ＲＥＦが初
段の遅延時間可変素子６５．１に入力され、最終段の遅
延時間可変素子６５．Ｋの出力が内部クロック信号ＯＳ
Ｃとなる。動作はＰＬＬ回路８００と同様であるので説
明は省略される。
【００１３】
【発明が解決しようとする課題】しかし、従来のＰＬＬ
回路８００およびＤＬＬ回路９００では、ループフィル
タ５７の出力電位Ｖｃｏに対して遅延時間可変素子６
５．１〜６５．Ｋの駆動電流が比例しないのでジッタが
大きくなるという問題がある。すなわち、チャージポン
プ５２の出力がＮチャネルＭＯＳトランジスタ６４のゲ
ートに印加されて遅延時間可変素子６５．１〜６５．Ｋ
の駆動電流が決定されるために、電流値はＮチャネルＭ
ＯＳトランジスタ６４のゲート電圧特性に従うこととな
るが、その特性が正確に線形でないがためにループフィ
ルタ５７の出力電位Ｖｃｏと遅延時間可変素子６５．１
〜６５．Ｋを流れる電流の関係が線形でなくなる。した
がって、ロックさせる対象の周波数が大き過ぎる状態、
つまりループフィルタ５７の出力電位Ｖｃｏが電源電位
Ｖｃｃに近く遅延時間可変素子６５．１〜６５．Ｋの駆
動電流が大きい状態、またはロックさせる対象の周波数
が低すぎる状態、つまりループフィルタ５７の出力電位
Ｖｃｏが接地電位ＧＮＤに近く遅延時間可変素子６５．
１〜６５．Ｋの駆動電流が小さい状態では、ジッタが大
きくなる。
回路８００およびＤＬＬ回路９００では、ループフィル
タ５７の出力電位Ｖｃｏに対して遅延時間可変素子６
５．１〜６５．Ｋの駆動電流が比例しないのでジッタが
大きくなるという問題がある。すなわち、チャージポン
プ５２の出力がＮチャネルＭＯＳトランジスタ６４のゲ
ートに印加されて遅延時間可変素子６５．１〜６５．Ｋ
の駆動電流が決定されるために、電流値はＮチャネルＭ
ＯＳトランジスタ６４のゲート電圧特性に従うこととな
るが、その特性が正確に線形でないがためにループフィ
ルタ５７の出力電位Ｖｃｏと遅延時間可変素子６５．１
〜６５．Ｋを流れる電流の関係が線形でなくなる。した
がって、ロックさせる対象の周波数が大き過ぎる状態、
つまりループフィルタ５７の出力電位Ｖｃｏが電源電位
Ｖｃｃに近く遅延時間可変素子６５．１〜６５．Ｋの駆
動電流が大きい状態、またはロックさせる対象の周波数
が低すぎる状態、つまりループフィルタ５７の出力電位
Ｖｃｏが接地電位ＧＮＤに近く遅延時間可変素子６５．
１〜６５．Ｋの駆動電流が小さい状態では、ジッタが大
きくなる。
【００１４】また、チャージポンプ５２の定電流の大き
さもジッタの大きさに関係する。図１６はチャージポン
プ５２の定電流の大きさによってＰＬＬ回路８００およ
びＤＬＬ回路９００のロック状態がどのように変化する
かを示す図である。チャージポンプ５２の定電流が大き
い場合には、高速にロックすることが可能であるが、ロ
ック後においてチャージポンプ５２の微小動作によるル
ープフィルタ５７の出力電位Ｖｃｏのぶれが大きくなり
ジッタが大きくなる。逆にチャージポンプ５２の定電流
が小さい場合には、ロック後のジッタが小さくなるが、
ロックするまでの時間が長くなるという相反する問題が
ある。
さもジッタの大きさに関係する。図１６はチャージポン
プ５２の定電流の大きさによってＰＬＬ回路８００およ
びＤＬＬ回路９００のロック状態がどのように変化する
かを示す図である。チャージポンプ５２の定電流が大き
い場合には、高速にロックすることが可能であるが、ロ
ック後においてチャージポンプ５２の微小動作によるル
ープフィルタ５７の出力電位Ｖｃｏのぶれが大きくなり
ジッタが大きくなる。逆にチャージポンプ５２の定電流
が小さい場合には、ロック後のジッタが小さくなるが、
ロックするまでの時間が長くなるという相反する問題が
ある。
【００１５】それゆえに、この発明の主たる目的は、ロ
ックイン時間が短く、かつロック後のジッタが小さな同
期クロック生成回路を提供することである。
ックイン時間が短く、かつロック後のジッタが小さな同
期クロック生成回路を提供することである。
【００１６】
【課題を解決するための手段】この発明の第１の同期ク
ロック生成回路は、外部クロック信号に同期して内部ク
ロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、前記内部クロック信
号と前記外部クロック信号の位相差の絶対値を検出する
ための位相差検出回路、前記内部クロック信号と前記外
部クロック信号の位相差に応じた電圧を生成するための
キャパシタを含むループフィルタ、前記位相比較器から
前記第１または第２の制御信号が出力されたことに応じ
て、前記位相差検出回路で検出された前記位相差の絶対
値に応じた値の電流で前記ループフィルタのキャパシタ
の充電または放電を行なう充放電回路、および前記ルー
プフィルタの出力電圧に応じた周波数で発振し、前記内
部クロック信号を出力する電圧制御型発振器を備えたこ
とを特徴としている。
ロック生成回路は、外部クロック信号に同期して内部ク
ロック信号を生成する同期クロック生成回路であって、
前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、前記内部クロック信
号と前記外部クロック信号の位相差の絶対値を検出する
ための位相差検出回路、前記内部クロック信号と前記外
部クロック信号の位相差に応じた電圧を生成するための
キャパシタを含むループフィルタ、前記位相比較器から
前記第１または第２の制御信号が出力されたことに応じ
て、前記位相差検出回路で検出された前記位相差の絶対
値に応じた値の電流で前記ループフィルタのキャパシタ
の充電または放電を行なう充放電回路、および前記ルー
プフィルタの出力電圧に応じた周波数で発振し、前記内
部クロック信号を出力する電圧制御型発振器を備えたこ
とを特徴としている。
【００１７】また、この発明の第２の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、前記位
相差検出回路で検出された前記位相差の絶対値に応じた
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、および前記ループフィルタ
の出力電圧に応じた時間だけ前記外部クロック信号を遅
延させ前記内部クロック信号として出力する電圧制御型
遅延回路を備えたことを特徴としている。
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、前記位
相差検出回路で検出された前記位相差の絶対値に応じた
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、および前記ループフィルタ
の出力電圧に応じた時間だけ前記外部クロック信号を遅
延させ前記内部クロック信号として出力する電圧制御型
遅延回路を備えたことを特徴としている。
【００１８】また、前記位相差検出回路は、前記位相比
較器から出力される前記第１または第２の制御信号に基
づいて前記位相差の絶対値を検出することとしてもよ
い。
較器から出力される前記第１または第２の制御信号に基
づいて前記位相差の絶対値を検出することとしてもよ
い。
【００１９】また、前記位相差検出回路は、前記内部ク
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第１または第２の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第１または第２の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。
【００２０】また、前記放電回路は、前記キャパシタの
出力電圧が所定の値以下であることに応じて前記キャパ
シタの放電を停止することとしてもよい。
出力電圧が所定の値以下であることに応じて前記キャパ
シタの放電を停止することとしてもよい。
【００２１】また、前記放電回路は、前記キャパシタの
出力電圧が、そのしきい値電圧よりも低下することを防
止するためのダイオードを含むこととしてもよい。
出力電圧が、そのしきい値電圧よりも低下することを防
止するためのダイオードを含むこととしてもよい。
【００２２】また、前記充放電回路は、前記位相差検出
回路のキャパシタの出力電圧が入力され、該入力電圧に
応じた値の電流を流す第１のトランジスタ、各々が前記
第１のトランジスタに流れる電流に応じた値の電流を出
力する第１および第２のカレントミラー回路、その第１
の電極が前記第１のカレントミラー回路の出力電流を受
け、その第２の電極が前記ループフィルタの入力ノード
に接続され、前記位相比較器から前記第１の制御信号が
出力されたことに応じて導通し前記ループフィルタのキ
ャパシタの充電を行なう第２のトランジスタ、およびそ
の第１の電極が前記第２のカレントミラー回路の出力電
流を受け、その第２の電極が前記ループフィルタの入力
ノードに接続され、前記位相比較器から前記第２の制御
信号が出力されたことに応じて導通し前記ループフィル
タのキャパシタの放電を行なう第３のトランジスタを含
むこととしてもよい。
回路のキャパシタの出力電圧が入力され、該入力電圧に
応じた値の電流を流す第１のトランジスタ、各々が前記
第１のトランジスタに流れる電流に応じた値の電流を出
力する第１および第２のカレントミラー回路、その第１
の電極が前記第１のカレントミラー回路の出力電流を受
け、その第２の電極が前記ループフィルタの入力ノード
に接続され、前記位相比較器から前記第１の制御信号が
出力されたことに応じて導通し前記ループフィルタのキ
ャパシタの充電を行なう第２のトランジスタ、およびそ
の第１の電極が前記第２のカレントミラー回路の出力電
流を受け、その第２の電極が前記ループフィルタの入力
ノードに接続され、前記位相比較器から前記第２の制御
信号が出力されたことに応じて導通し前記ループフィル
タのキャパシタの放電を行なう第３のトランジスタを含
むこととしてもよい。
【００２３】また、前記充放電回路は、さらに、前記第
１および第２のカレントミラー回路の出力電流が所定の
値以下になることを防止する電流制御回路を含むことと
してもよい。
１および第２のカレントミラー回路の出力電流が所定の
値以下になることを防止する電流制御回路を含むことと
してもよい。
【００２４】また、この発明の第３の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、リング状に接続され、かつ
それぞれが電源電圧と前記ループフィルタの出力電圧と
を受ける複数の遅延時間可変素子を含み、前記内部クロ
ック信号を出力する電圧制御型発振器、および前記位相
差検出回路で検出された前記位相差の絶対値に応じて前
記電圧制御型発振器の複数の遅延時間可変素子に与えら
れる電源電圧または電源電流を制御し、前記電圧制御型
発振器の発振周波数を制御する制御回路を備えたことを
特徴としている。
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、リング状に接続され、かつ
それぞれが電源電圧と前記ループフィルタの出力電圧と
を受ける複数の遅延時間可変素子を含み、前記内部クロ
ック信号を出力する電圧制御型発振器、および前記位相
差検出回路で検出された前記位相差の絶対値に応じて前
記電圧制御型発振器の複数の遅延時間可変素子に与えら
れる電源電圧または電源電流を制御し、前記電圧制御型
発振器の発振周波数を制御する制御回路を備えたことを
特徴としている。
【００２５】また、この発明の第４の同期クロック生成
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、直列接続され、かつそれぞ
れが電源電圧と前記ループフィルタの出力電圧とを受け
る複数の遅延時間可変素子を含み、前記外部クロック信
号を遅延させ前記内部クロック信号として出力する電圧
制御型遅延回路、および前記位相差検出回路で検出され
た前記位相差の絶対値に応じて、前記電圧制御型遅延回
路の複数の遅延時間可変素子に与えられる電源電圧また
は電源電流を制御し、前記電圧制御型遅延回路の遅延時
間を制御する制御回路を備えたことを特徴としている。
回路は、外部クロック信号に同期して内部クロック信号
を生成する同期クロック生成回路であって、前記内部ク
ロック信号の位相が前記外部クロック信号よりも遅れて
いるか進んでいるかに応じて第１または第２の制御信号
を出力する位相比較器、前記内部クロック信号と前記外
部クロック信号の位相差の絶対値を検出するための位相
差検出回路、前記内部クロック信号と前記外部クロック
信号の位相差に応じた電圧を生成するためのキャパシタ
を含むループフィルタ、前記位相比較器から前記第１ま
たは第２の制御信号が出力されたことに応じて、所定の
値の電流で前記ループフィルタのキャパシタの充電また
は放電を行なう充放電回路、直列接続され、かつそれぞ
れが電源電圧と前記ループフィルタの出力電圧とを受け
る複数の遅延時間可変素子を含み、前記外部クロック信
号を遅延させ前記内部クロック信号として出力する電圧
制御型遅延回路、および前記位相差検出回路で検出され
た前記位相差の絶対値に応じて、前記電圧制御型遅延回
路の複数の遅延時間可変素子に与えられる電源電圧また
は電源電流を制御し、前記電圧制御型遅延回路の遅延時
間を制御する制御回路を備えたことを特徴としている。
【００２６】また、前記位相差検出回路は、前記内部ク
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第１または第２の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。
ロック信号と前記外部クロック信号の位相差の絶対値に
応じた電圧を生成するためのキャパシタ、前記位相比較
器から前記第１または第２の制御信号が出力されたこと
に応じて、所定の値の電流で前記キャパシタの充電を行
なう充電回路、および前記充電回路から前記キャパシタ
に与えられる電流よりも小さな値の電流で前記キャパシ
タの放電を行なう放電回路を含むこととしてもよい。
【００２７】また、前記制御回路は、電源電位のライン
と前記複数の遅延時間可変素子の電源ノードとの間、お
よび接地電位のラインと前記複数の遅延時間可変素子の
接地ノードとの間のうちの少なくとも一方に接続され、
前記位相差検出回路のキャパシタの出力電圧が入力さ
れ、該入力電圧に応じてその抵抗値が変化する少なくと
も１つのトランジスタを含むこととしてもよい。
と前記複数の遅延時間可変素子の電源ノードとの間、お
よび接地電位のラインと前記複数の遅延時間可変素子の
接地ノードとの間のうちの少なくとも一方に接続され、
前記位相差検出回路のキャパシタの出力電圧が入力さ
れ、該入力電圧に応じてその抵抗値が変化する少なくと
も１つのトランジスタを含むこととしてもよい。
【００２８】また、前記制御回路は、前記複数の遅延時
間可変素子の電源ノードの電位を前記位相差検出回路の
キャパシタの出力電位に保持する電位保持回路を含むこ
ととしてもよい。
間可変素子の電源ノードの電位を前記位相差検出回路の
キャパシタの出力電位に保持する電位保持回路を含むこ
ととしてもよい。
【００２９】
【作用】この発明の第１および第２の同期クロック生成
回路にあっては、位相差検出回路によって内部クロック
信号と外部クロック信号の位相差の絶対値が検出され、
その位相差の絶対値に応じた値の電流でループフィルタ
のキャパシタの充放電が行なわれる。したがって、ロッ
ク前の位相差が大きいときは大きな値の電流でループフ
ィルタのキャパシタの充放電が行なわれ、ロックイン時
間の短縮化が図られる。また、ロック後の位相差が小さ
いときは小さな値の電流でループフィルタのキャパシタ
の充放電が行なわれ、ロック後のジッタが抑制される。
回路にあっては、位相差検出回路によって内部クロック
信号と外部クロック信号の位相差の絶対値が検出され、
その位相差の絶対値に応じた値の電流でループフィルタ
のキャパシタの充放電が行なわれる。したがって、ロッ
ク前の位相差が大きいときは大きな値の電流でループフ
ィルタのキャパシタの充放電が行なわれ、ロックイン時
間の短縮化が図られる。また、ロック後の位相差が小さ
いときは小さな値の電流でループフィルタのキャパシタ
の充放電が行なわれ、ロック後のジッタが抑制される。
【００３０】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
【００３１】また、位相差検出回路は、位相比較器から
出力される第１および第２の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。
出力される第１および第２の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。
【００３２】また、位相差検出回路は、キャパシタと、
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
【００３３】また、放電回路は、キャパシタの出力電圧
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。
【００３４】また、放電回路は、キャパシタの出力電圧
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。
【００３５】また、充放電回路は、位相差検出回路のキ
ャパシタの出力電圧を受ける第１のトランジスタと、各
々が第１のトランジスタに流れる電流に応じた電流を出
力する第１および第２のカレントミラー回路と、それぞ
れ第１および第２のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
２および第３のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。
ャパシタの出力電圧を受ける第１のトランジスタと、各
々が第１のトランジスタに流れる電流に応じた電流を出
力する第１および第２のカレントミラー回路と、それぞ
れ第１および第２のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
２および第３のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。
【００３６】また、充放電回路は、さらに、第１および
第２のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。
第２のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。
【００３７】また、この発明の第３および第４の同期ク
ロック生成回路にあっては、位相差検出回路によって内
部クロック信号と外部クロック信号の位相差の絶対値が
検出され、その位相差の絶対値に応じて、複数の遅延時
間可変素子に与えられる電源電圧または電源電流が制御
される。したがって、ロック前の位相差が大きいときは
小さな電源電圧または大きな電源電流が複数の遅延時間
可変素子に与えられ、遅延時間の短縮化が図られてロッ
クイン時間の短縮化が図られる。また、ループフィルタ
のキャパシタの充放電電流を小さな値に設定しておけ
ば、ロック後のジッタが大きくなることがない。
ロック生成回路にあっては、位相差検出回路によって内
部クロック信号と外部クロック信号の位相差の絶対値が
検出され、その位相差の絶対値に応じて、複数の遅延時
間可変素子に与えられる電源電圧または電源電流が制御
される。したがって、ロック前の位相差が大きいときは
小さな電源電圧または大きな電源電流が複数の遅延時間
可変素子に与えられ、遅延時間の短縮化が図られてロッ
クイン時間の短縮化が図られる。また、ループフィルタ
のキャパシタの充放電電流を小さな値に設定しておけ
ば、ロック後のジッタが大きくなることがない。
【００３８】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
【００３９】また、位相差検出回路は、キャパシタと、
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
【００４０】また、制御回路は、電源電位のラインと複
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも１つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも１つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。
【００４１】また、制御回路は、複数の遅延時間可変素
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。
【００４２】
［実施例１］図１は、この発明の実施例１によるＰＬＬ
回路１００の構成を示す回路ブロック図である。
回路１００の構成を示す回路ブロック図である。
【００４３】図１を参照して、このＰＬＬ回路１００が
図１３で示した従来のＰＬＬ回路８００と異なる点は、
チャージポンプ５２の代わりにチャージポンプ１が設け
られている点と、ロック検出回路６および電流変換回路
７が新たに設けられている点である。
図１３で示した従来のＰＬＬ回路８００と異なる点は、
チャージポンプ５２の代わりにチャージポンプ１が設け
られている点と、ロック検出回路６および電流変換回路
７が新たに設けられている点である。
【００４４】チャージポンプ１は、電源ライン４１と電
位ノードＮ１の間に直列接続された電流可変型電流源２
およびＰチャネルＭＯＳトランジスタ３と、出力ノード
Ｎ１と接地ライン４２の間に直列接続されたＮチャネル
ＭＯＳトランジスタ４および電流可変型電流源５とを含
む。電流源２，５の電流値は電流変換回路７の出力によ
って制御される。
位ノードＮ１の間に直列接続された電流可変型電流源２
およびＰチャネルＭＯＳトランジスタ３と、出力ノード
Ｎ１と接地ライン４２の間に直列接続されたＮチャネル
ＭＯＳトランジスタ４および電流可変型電流源５とを含
む。電流源２，５の電流値は電流変換回路７の出力によ
って制御される。
【００４５】ロック検出回路６は、位相比較器５１の出
力信号／ＵＰ，ＤＯＷＮを受け、この信号／ＵＰ，ＤＯ
ＷＮに基づいて外部クロック信号ＲＥＦと内部クロック
信号ＯＳＣの位相差の絶対値を検出し、位相差の絶対値
に応じた信号を電流変換回路７に出力する。電流変換回
路７は、ロック検出回路６からの信号に基づいて、チャ
ージポンプ１の電流源２，５の電流値を制御する。
力信号／ＵＰ，ＤＯＷＮを受け、この信号／ＵＰ，ＤＯ
ＷＮに基づいて外部クロック信号ＲＥＦと内部クロック
信号ＯＳＣの位相差の絶対値を検出し、位相差の絶対値
に応じた信号を電流変換回路７に出力する。電流変換回
路７は、ロック検出回路６からの信号に基づいて、チャ
ージポンプ１の電流源２，５の電流値を制御する。
【００４６】図２は、このＰＬＬ回路１００における外
部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相
差とチャージポンプ１の出力電流値との関係を示す図で
ある。２つの信号ＲＥＦとＯＳＣの位相差が大きい状態
ではチャージポンプ１の出力電流が大きな値に設定さ
れ、２つの信号ＲＥＦとＯＳＣの位相差が小さな状態で
はチャージポンプ１の出力電流が小さな値に設定され
る。２つの信号ＲＥＦとＯＳＣの位相差とチャージポン
プ１の出力電流値は、線形の関係にあってもよいし、図
２に示されるように２次的な関係にあってもよい。
部クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相
差とチャージポンプ１の出力電流値との関係を示す図で
ある。２つの信号ＲＥＦとＯＳＣの位相差が大きい状態
ではチャージポンプ１の出力電流が大きな値に設定さ
れ、２つの信号ＲＥＦとＯＳＣの位相差が小さな状態で
はチャージポンプ１の出力電流が小さな値に設定され
る。２つの信号ＲＥＦとＯＳＣの位相差とチャージポン
プ１の出力電流値は、線形の関係にあってもよいし、図
２に示されるように２次的な関係にあってもよい。
【００４７】図３は、ＰＬＬ回路１００のループフィル
タＮ５７の出力電位Ｖｃｏの時間変化を示す図である。
動作の初期において電圧制御型発振器６１の発振周波数
がロック対象の周波数と大きくずれているときは、ロッ
ク検出回路６および電流変換回路７によってチャージポ
ンプ２０の出力電流が大きな値に設定され、ループフィ
ルタ５７のキャパシタ６０の充電が急速に行なわれる。
したがって、ループフィルタ５７の出力電位Ｖｃｏが高
速で所望のレベルに到達する。また、ロック後において
は、ロック検出回路６および電流変換回路７によってチ
ャージポンプ１の出力電流が小さな値に設定され、ルー
プフィルタ５７の出力電位Ｖｃｏのぶれが小さな範囲に
抑えられる。
タＮ５７の出力電位Ｖｃｏの時間変化を示す図である。
動作の初期において電圧制御型発振器６１の発振周波数
がロック対象の周波数と大きくずれているときは、ロッ
ク検出回路６および電流変換回路７によってチャージポ
ンプ２０の出力電流が大きな値に設定され、ループフィ
ルタ５７のキャパシタ６０の充電が急速に行なわれる。
したがって、ループフィルタ５７の出力電位Ｖｃｏが高
速で所望のレベルに到達する。また、ロック後において
は、ロック検出回路６および電流変換回路７によってチ
ャージポンプ１の出力電流が小さな値に設定され、ルー
プフィルタ５７の出力電位Ｖｃｏのぶれが小さな範囲に
抑えられる。
【００４８】この実施例においては、ロック動作の初期
ではチャージポンプ１の出力電流が大きな値に設定され
るので、ループフィルタ５７の充電が高速に行なわれロ
ック時間の短縮化が図られる。また、ロック後はチャー
ジポンプ１の出力電流が小さな値に設定されるので、ル
ープフィルタ５７の出力電位Ｖｃｏのぶれが抑制され電
圧制御型発振器６１の発振周波数の安定化が図られる。
したがって、ロック時間の短縮化とロック後のジッタの
縮小化が両立される。
ではチャージポンプ１の出力電流が大きな値に設定され
るので、ループフィルタ５７の充電が高速に行なわれロ
ック時間の短縮化が図られる。また、ロック後はチャー
ジポンプ１の出力電流が小さな値に設定されるので、ル
ープフィルタ５７の出力電位Ｖｃｏのぶれが抑制され電
圧制御型発振器６１の発振周波数の安定化が図られる。
したがって、ロック時間の短縮化とロック後のジッタの
縮小化が両立される。
【００４９】なお、この実施例では、この発明がＰＬＬ
回路に適用された場合について説明したが、この発明が
ＤＬＬ回路にも適用可能であることは言うまでもない。
回路に適用された場合について説明したが、この発明が
ＤＬＬ回路にも適用可能であることは言うまでもない。
【００５０】［実施例２］図４は、この発明の実施例２
によるＰＬＬ回路２００の構成を示す回路ブロック図で
ある。
によるＰＬＬ回路２００の構成を示す回路ブロック図で
ある。
【００５１】図４を参照して、このＰＬＬ回路２００が
図１のＰＬＬ回路１００と異なる点は、ロック検出回路
６の代わりに位相比較器８が設けられている点である。
位相比較器８は、外部クロック信号ＲＥＦと内部クロッ
ク信号ＯＳＣを受け、２つの信号ＲＥＦとＯＳＣの位相
差の絶対値に応じた信号を電流変換回路７に与える。他
の構成および動作は図１のＰＬＬ回路１００と同様であ
るので説明は省略される。
図１のＰＬＬ回路１００と異なる点は、ロック検出回路
６の代わりに位相比較器８が設けられている点である。
位相比較器８は、外部クロック信号ＲＥＦと内部クロッ
ク信号ＯＳＣを受け、２つの信号ＲＥＦとＯＳＣの位相
差の絶対値に応じた信号を電流変換回路７に与える。他
の構成および動作は図１のＰＬＬ回路１００と同様であ
るので説明は省略される。
【００５２】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例３］図５は、この発明の実施例３によるＰＬＬ
回路３００の構成を示す回路ブロック図である。
効果が得られる。 ［実施例３］図５は、この発明の実施例３によるＰＬＬ
回路３００の構成を示す回路ブロック図である。
【００５３】図５を参照して、このＰＬＬ回路３００
は、位相比較器５１′、インバータ９、チャージポンプ
１０、充電回路１５、ＮチャネルＭＯＳトランジスタ２
０（放電回路）、キャパシタ２１、電流変換回路２２、
ループフィルタ５７および電圧制御型発振器６１を備え
る。
は、位相比較器５１′、インバータ９、チャージポンプ
１０、充電回路１５、ＮチャネルＭＯＳトランジスタ２
０（放電回路）、キャパシタ２１、電流変換回路２２、
ループフィルタ５７および電圧制御型発振器６１を備え
る。
【００５４】位相比較器５１′は、内部クロック信号Ｏ
ＳＣの位相が外部クロック信号ＲＥＦよりも遅れている
ことに応じて活性化レベルが「Ｈ」レベルである信号Ｕ
Ｐを出力し、内部クロック信号ＯＳＣの位相が外部クロ
ック信号ＲＥＦよりも進んでいることに応じて活性化レ
ベルが「Ｈ」レベルである信号ＤＯＷＮを出力する。
ＳＣの位相が外部クロック信号ＲＥＦよりも遅れている
ことに応じて活性化レベルが「Ｈ」レベルである信号Ｕ
Ｐを出力し、内部クロック信号ＯＳＣの位相が外部クロ
ック信号ＲＥＦよりも進んでいることに応じて活性化レ
ベルが「Ｈ」レベルである信号ＤＯＷＮを出力する。
【００５５】チャージポンプ１０は、電源ライン４１と
出力ノードＮ１０の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ１１，１２と、出力ノードＮ１０と接地
ライン４２の間に直列接続されたＮチャネルＭＯＳトラ
ンジスタ１３，１４とを含む。ＰチャネルＭＯＳトラン
ジスタ１２のゲートは、インバータ９を介して信号ＵＰ
を受ける。ＮチャネルＭＯＳトランジスタ１３のゲート
は、信号ＤＯＷＮを受ける。ＭＯＳトランジスタ１１，
１４のゲートは、それぞれ電流変換回路２２の出力ノー
ドＮ２３，Ｎ２７に接続される。
出力ノードＮ１０の間に直列接続されたＰチャネルＭＯ
Ｓトランジスタ１１，１２と、出力ノードＮ１０と接地
ライン４２の間に直列接続されたＮチャネルＭＯＳトラ
ンジスタ１３，１４とを含む。ＰチャネルＭＯＳトラン
ジスタ１２のゲートは、インバータ９を介して信号ＵＰ
を受ける。ＮチャネルＭＯＳトランジスタ１３のゲート
は、信号ＤＯＷＮを受ける。ＭＯＳトランジスタ１１，
１４のゲートは、それぞれ電流変換回路２２の出力ノー
ドＮ２３，Ｎ２７に接続される。
【００５６】充電回路１５は、インバータ１６，１７お
よびＰチャネルＭＯＳトランジスタ１８，１９を含む。
ＰチャネルＭＯＳトランジスタ１８は、電源ライン４１
とノードＮ１５の間に接続され、そのゲートはインバー
タ１６を介して信号ＵＰを受ける。ＰチャネルＭＯＳト
ランジスタ１９は、電源ライン４１とノードＮ１５の間
に接続され、そのゲートはインバータ１７を介して信号
ＤＯＷＮを受ける。信号ＵＰ，ＤＯＷＮが活性化レベル
である「Ｈ」レベルになるとＰチャネルＭＯＳトランジ
スタ１８，１９は導通し充電電流がノードＮ１５に供給
される。
よびＰチャネルＭＯＳトランジスタ１８，１９を含む。
ＰチャネルＭＯＳトランジスタ１８は、電源ライン４１
とノードＮ１５の間に接続され、そのゲートはインバー
タ１６を介して信号ＵＰを受ける。ＰチャネルＭＯＳト
ランジスタ１９は、電源ライン４１とノードＮ１５の間
に接続され、そのゲートはインバータ１７を介して信号
ＤＯＷＮを受ける。信号ＵＰ，ＤＯＷＮが活性化レベル
である「Ｈ」レベルになるとＰチャネルＭＯＳトランジ
スタ１８，１９は導通し充電電流がノードＮ１５に供給
される。
【００５７】ＮチャネルＭＯＳトランジスタ２０は、そ
のドレインがノードＮ１５に接続され、そのソースに固
定電位Ｖｓが与えられ、そのゲートに固定電位Ｖｇが与
えられる。ＮチャネルＭＯＳトランジスタ２０は、ノー
ドＮ１５から固定電位Ｖｓに微小電流ＩL をリークさせ
る。
のドレインがノードＮ１５に接続され、そのソースに固
定電位Ｖｓが与えられ、そのゲートに固定電位Ｖｇが与
えられる。ＮチャネルＭＯＳトランジスタ２０は、ノー
ドＮ１５から固定電位Ｖｓに微小電流ＩL をリークさせ
る。
【００５８】キャパシタ２１はノードＮ１５と接地ライ
ン４２の間に接続される。キャパシタ２１は、充電回路
１５によって充電される一方、ＮチャネルＭＯＳトラン
ジスタ２０によって放電される。ロック前は、充電回路
１５からの充電電流の方がＮチャネルＭＯＳトランジス
タ２０によるリーク電流よりも大きくなり、ノードＮ１
５の電位が徐々に上昇する。ロック後は、充電回路１５
からの充電電流の方がＮチャネルＭＯＳトランジスタ２
０によるリーク電流よりも小さくなり、ノードＮ１５の
電位が徐々に下降し、固定電位Ｖｓとなる。
ン４２の間に接続される。キャパシタ２１は、充電回路
１５によって充電される一方、ＮチャネルＭＯＳトラン
ジスタ２０によって放電される。ロック前は、充電回路
１５からの充電電流の方がＮチャネルＭＯＳトランジス
タ２０によるリーク電流よりも大きくなり、ノードＮ１
５の電位が徐々に上昇する。ロック後は、充電回路１５
からの充電電流の方がＮチャネルＭＯＳトランジスタ２
０によるリーク電流よりも小さくなり、ノードＮ１５の
電位が徐々に下降し、固定電位Ｖｓとなる。
【００５９】電流変換回路２２は、電源ライン４１と接
地ライン４２の間に直列接続されたＰチャネルＭＯＳト
ランジスタ２３およびＮチャネルＭＯＳトランジスタ２
４，２５と、電源ライン４１と接地ライン４２の間に直
列接続されたＰチャネルＭＯＳトランジスタ２６および
ＮチャネルＭＯＳトランジスタ２７とを含む。Ｎチャネ
ルＭＯＳトランジスタ２５のゲートはノードＮ１５に接
続される。ＰチャネルＭＯＳトランジスタ２３，２６の
ゲートは、ともにＰチャネルＭＯＳトランジスタ２３の
ドレイン（出力ノードＮ２３）に接続される。Ｎチャネ
ルＭＯＳトランジスタ２４，２７のゲートは、ともにＮ
チャネルＭＯＳトランジスタ２７のドレイン（出力ノー
ドＮ２７）に接続される。出力ノードＮ２３，Ｎ２７
は、上述のとおり、それぞれチャージポンプ１０のＭＯ
Ｓトランジスタ１１，１４のゲートに接続される。すな
わち、ＰチャネルＭＯＳトランジスタ２３と２６，２３
と１１は、それぞれカレントミラー回路を構成する。ま
た、ＮチャネルＭＯＳトランジスタ２７と１４はカレン
トミラー回路を構成する。したがって、ＭＯＳトランジ
スタ２３〜２７，１１，１４には同じ値の電流が流れ
る。ただし、ＭＯＳトランジスタ２３〜２７，１１，１
４のトランジスタサイズは同じものとする。
地ライン４２の間に直列接続されたＰチャネルＭＯＳト
ランジスタ２３およびＮチャネルＭＯＳトランジスタ２
４，２５と、電源ライン４１と接地ライン４２の間に直
列接続されたＰチャネルＭＯＳトランジスタ２６および
ＮチャネルＭＯＳトランジスタ２７とを含む。Ｎチャネ
ルＭＯＳトランジスタ２５のゲートはノードＮ１５に接
続される。ＰチャネルＭＯＳトランジスタ２３，２６の
ゲートは、ともにＰチャネルＭＯＳトランジスタ２３の
ドレイン（出力ノードＮ２３）に接続される。Ｎチャネ
ルＭＯＳトランジスタ２４，２７のゲートは、ともにＮ
チャネルＭＯＳトランジスタ２７のドレイン（出力ノー
ドＮ２７）に接続される。出力ノードＮ２３，Ｎ２７
は、上述のとおり、それぞれチャージポンプ１０のＭＯ
Ｓトランジスタ１１，１４のゲートに接続される。すな
わち、ＰチャネルＭＯＳトランジスタ２３と２６，２３
と１１は、それぞれカレントミラー回路を構成する。ま
た、ＮチャネルＭＯＳトランジスタ２７と１４はカレン
トミラー回路を構成する。したがって、ＭＯＳトランジ
スタ２３〜２７，１１，１４には同じ値の電流が流れ
る。ただし、ＭＯＳトランジスタ２３〜２７，１１，１
４のトランジスタサイズは同じものとする。
【００６０】ロック前においてノードＮ１５の電位が高
いときは、ＭＯＳトランジスタ２３〜２７，１１，１４
に大きな値の電流が流れ、チャージポンプ１０の出力電
流が大きくなる。逆に、ロック後においてノードＮ１５
の電位が低いときは、ＭＯＳトランジスタ２３〜２７，
１１，１４に小さな値の電流が流れ、チャージポンプ１
０の出力電流が小さくなる。
いときは、ＭＯＳトランジスタ２３〜２７，１１，１４
に大きな値の電流が流れ、チャージポンプ１０の出力電
流が大きくなる。逆に、ロック後においてノードＮ１５
の電位が低いときは、ＭＯＳトランジスタ２３〜２７，
１１，１４に小さな値の電流が流れ、チャージポンプ１
０の出力電流が小さくなる。
【００６１】ループフィルタ５７および電圧制御型発振
器６１の構成および動作は図１３で示したものと同じで
あるので説明は省略される。
器６１の構成および動作は図１３で示したものと同じで
あるので説明は省略される。
【００６２】図６はロック動作の開始直後、つまり外部
クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差
が大きいときのＰＬＬ回路３００の動作を示すタイムチ
ャートである。２つの信号ＲＥＦとＯＳＣの位相差が大
きいと、信号ＵＰとＤＯＷＮの「Ｈ」レベルの期間が長
くなり、ＰチャネルＭＯＳトランジスタ１８，１９の導
通期間が長くなるので、ノードＮ１５の電位が徐々に上
昇する。これにより、ＮチャネルＭＯＳトランジスタ２
５の抵抗値が小さくなりチャージポンプ１０の出力電流
が大きくなって、ロックイン時間の短縮化が図られる。
クロック信号ＲＥＦと内部クロック信号ＯＳＣの位相差
が大きいときのＰＬＬ回路３００の動作を示すタイムチ
ャートである。２つの信号ＲＥＦとＯＳＣの位相差が大
きいと、信号ＵＰとＤＯＷＮの「Ｈ」レベルの期間が長
くなり、ＰチャネルＭＯＳトランジスタ１８，１９の導
通期間が長くなるので、ノードＮ１５の電位が徐々に上
昇する。これにより、ＮチャネルＭＯＳトランジスタ２
５の抵抗値が小さくなりチャージポンプ１０の出力電流
が大きくなって、ロックイン時間の短縮化が図られる。
【００６３】図９はロック後におけるＰＬＬ回路３００
の動作を示すタイムチャートである。ロック後は信号Ｕ
ＰとＤＯＷＮの「Ｈ」レベルの期間が短くなり、Ｐチャ
ネルＭＯＳトランジスタ１８，１９の導通期間が短くな
るのでノードＮ１５の出力は固定電位Ｖｓとなってい
る。固定電位Ｖｓは、このときのチャージポンプ１０の
出力電流が十分に小さな値になるように設定されてい
る。したがって、ロック状態からのずれが小さくなり、
ジッタが小さくなる。
の動作を示すタイムチャートである。ロック後は信号Ｕ
ＰとＤＯＷＮの「Ｈ」レベルの期間が短くなり、Ｐチャ
ネルＭＯＳトランジスタ１８，１９の導通期間が短くな
るのでノードＮ１５の出力は固定電位Ｖｓとなってい
る。固定電位Ｖｓは、このときのチャージポンプ１０の
出力電流が十分に小さな値になるように設定されてい
る。したがって、ロック状態からのずれが小さくなり、
ジッタが小さくなる。
【００６４】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例４］図８は、この発明の実施例４によるＰＬＬ
回路３００′の構成を示す回路ブロック図である。この
ＰＬＬ回路３００′は、図５で示したＰＬＬ回路３００
と基本的には同じである。ＮチャネルＭＯＳトランジス
タ２１のソースと接地ライン４２の間にダイオード接続
されたＮチャネルＭＯＳトランジスタ２８が接続され、
ノードＮ１５の電位がＮチャネルＭＯＳトランジスタ２
８のしきい値電位以下になることが防止される。これに
より、電流変換回路２２のＭＯＳトランジスタ２３〜２
７に電流が流れなくなることが防止され、チャージポン
プ１０の安定な制御が可能となる。
効果が得られる。 ［実施例４］図８は、この発明の実施例４によるＰＬＬ
回路３００′の構成を示す回路ブロック図である。この
ＰＬＬ回路３００′は、図５で示したＰＬＬ回路３００
と基本的には同じである。ＮチャネルＭＯＳトランジス
タ２１のソースと接地ライン４２の間にダイオード接続
されたＮチャネルＭＯＳトランジスタ２８が接続され、
ノードＮ１５の電位がＮチャネルＭＯＳトランジスタ２
８のしきい値電位以下になることが防止される。これに
より、電流変換回路２２のＭＯＳトランジスタ２３〜２
７に電流が流れなくなることが防止され、チャージポン
プ１０の安定な制御が可能となる。
【００６５】すなわち、ノードＮ１５の電位が低下し過
ぎると電流変換回路２２のＮチャネルＭＯＳトランジス
タ２５の抵抗値が上昇し過ぎ、また、ノードＮ１５の電
位がＮチャネルＭＯＳトランジスタ２５のしきい値電位
よりも低下するとＮチャネルＭＯＳトランジスタ２５が
完全にオフするため、電流変換回路２２に電流が流れな
くなりチャージポンプ１０が動作しなくなる。しかし、
ＮチャネルＭＯＳトランジスタ２０のソースと接地ライ
ン４２の間にＮチャネルＭＯＳトランジスタ２８を接続
したことによりノードＮ１５の電位はＮチャネルＭＯＳ
トランジスタ２８のしきい値電位以上に保持されるの
で、ノードＮ１５の電位がゲートに印加されるＮチャネ
ルＭＯＳトランジスタ２５が完全にオフすることはな
く、チャージポンプ１０が安定に動作する。
ぎると電流変換回路２２のＮチャネルＭＯＳトランジス
タ２５の抵抗値が上昇し過ぎ、また、ノードＮ１５の電
位がＮチャネルＭＯＳトランジスタ２５のしきい値電位
よりも低下するとＮチャネルＭＯＳトランジスタ２５が
完全にオフするため、電流変換回路２２に電流が流れな
くなりチャージポンプ１０が動作しなくなる。しかし、
ＮチャネルＭＯＳトランジスタ２０のソースと接地ライ
ン４２の間にＮチャネルＭＯＳトランジスタ２８を接続
したことによりノードＮ１５の電位はＮチャネルＭＯＳ
トランジスタ２８のしきい値電位以上に保持されるの
で、ノードＮ１５の電位がゲートに印加されるＮチャネ
ルＭＯＳトランジスタ２５が完全にオフすることはな
く、チャージポンプ１０が安定に動作する。
【００６６】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例５］この実施例では、電流変換回路２２のＭＯ
Ｓトランジスタ２３〜２７に電流が流れなくなることを
防止しチャージポンプ１０を安定に動作させる他の回路
構成が示される。
効果が得られる。 ［実施例５］この実施例では、電流変換回路２２のＭＯ
Ｓトランジスタ２３〜２７に電流が流れなくなることを
防止しチャージポンプ１０を安定に動作させる他の回路
構成が示される。
【００６７】図９は、この発明の実施例５によるＰＬＬ
回路４００の構成を示す回路ブロック図である。図９を
参照して、このＰＬＬ回路４００が図５で示したＰＬＬ
回路３００と異なる点は、ＮチャネルＭＯＳトランジス
タ２０のソースが接地ライン４２に接続され、そのゲー
トに固定電位Ｖｇｓが与えられている点と、スタートア
ップ回路３０が新たに設けられている点である。固定電
位Ｖｇｓの値は、ＮチャネルＭＯＳトランジスタ２０が
ノードＮ１５から接地ライン４２に微小電流Ｉ L を流す
ように設定される。スタートアップ回路３０は、電源ラ
イン４１とノードＮ２７の間に接続されたＰチャネルＭ
ＯＳトランジスタ３１と、電源ライン４１と接地ライン
４２の間に直列接続されたＰチャネルＭＯＳトランジス
タ３２およびＮチャネルＭＯＳトランジスタ３３とを含
む。ＰチャネルＭＯＳトランジスタ３１のゲートは、Ｐ
チャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳト
ランジスタ３３の接続ノードＮ３２に接続される。Ｐチ
ャネルＭＯＳトランジスタ３２のゲートは、ノードＮ２
３に接続される。ＮチャネルＭＯＳトランジスタ３３の
ゲートには固定電位Ｖｇｓが与えられる。固定電位Ｖｇ
ｓの値は、ＮチャネルＭＯＳトランジスタ３３がノード
Ｎ３２から接地ライン４２に微小電流ＩL を流すように
設定される。
回路４００の構成を示す回路ブロック図である。図９を
参照して、このＰＬＬ回路４００が図５で示したＰＬＬ
回路３００と異なる点は、ＮチャネルＭＯＳトランジス
タ２０のソースが接地ライン４２に接続され、そのゲー
トに固定電位Ｖｇｓが与えられている点と、スタートア
ップ回路３０が新たに設けられている点である。固定電
位Ｖｇｓの値は、ＮチャネルＭＯＳトランジスタ２０が
ノードＮ１５から接地ライン４２に微小電流Ｉ L を流す
ように設定される。スタートアップ回路３０は、電源ラ
イン４１とノードＮ２７の間に接続されたＰチャネルＭ
ＯＳトランジスタ３１と、電源ライン４１と接地ライン
４２の間に直列接続されたＰチャネルＭＯＳトランジス
タ３２およびＮチャネルＭＯＳトランジスタ３３とを含
む。ＰチャネルＭＯＳトランジスタ３１のゲートは、Ｐ
チャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳト
ランジスタ３３の接続ノードＮ３２に接続される。Ｐチ
ャネルＭＯＳトランジスタ３２のゲートは、ノードＮ２
３に接続される。ＮチャネルＭＯＳトランジスタ３３の
ゲートには固定電位Ｖｇｓが与えられる。固定電位Ｖｇ
ｓの値は、ＮチャネルＭＯＳトランジスタ３３がノード
Ｎ３２から接地ライン４２に微小電流ＩL を流すように
設定される。
【００６８】次に、スタートアップ回路３０の動作につ
いて説明する。電流変換回路２２のＭＯＳトランジスタ
２３〜２７の電流が小さくなると、ノードＮ２３の電位
が電源電位Ｖｃｃ寄りに片寄るのでＰチャネルＭＯＳト
ランジスタ３２が高抵抗となりノードＮ３２が「Ｌ」レ
ベルとなる。応じて、ＰチャネルＭＯＳトランジスタ３
１が導通しＮチャネルＭＯＳトランジスタ２７に電流が
流れ、電流変換回路２２のＭＯＳトランジスタ２３〜２
７に電流が流れる。この電流が最小の電流値となる。し
たがって、電流変換回路２２のＭＯＳトランジスタ２３
〜２７に電流が流れなくなることが防止され、チャージ
ポンプ１０が安定に動作する。
いて説明する。電流変換回路２２のＭＯＳトランジスタ
２３〜２７の電流が小さくなると、ノードＮ２３の電位
が電源電位Ｖｃｃ寄りに片寄るのでＰチャネルＭＯＳト
ランジスタ３２が高抵抗となりノードＮ３２が「Ｌ」レ
ベルとなる。応じて、ＰチャネルＭＯＳトランジスタ３
１が導通しＮチャネルＭＯＳトランジスタ２７に電流が
流れ、電流変換回路２２のＭＯＳトランジスタ２３〜２
７に電流が流れる。この電流が最小の電流値となる。し
たがって、電流変換回路２２のＭＯＳトランジスタ２３
〜２７に電流が流れなくなることが防止され、チャージ
ポンプ１０が安定に動作する。
【００６９】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例６］この実施例は、上述の実施例１〜５のよう
に位相差の絶対値に応じてチャージポンプ１０の出力電
流を変化させるものではなく、電圧制御型発振器６１の
ソース抵抗を変化させることでその発振周波数を変化さ
せようとするものである。このソース抵抗が大きいほど
電圧制御型発振器６１の振幅が小さくなり、電圧制御型
発振器６１は高速で発振する。したがって、本実施例の
場合、チャージポンプ１０の出力電流の値は、最初から
ロック後のジッタを考慮し微小値に設定しておけばよ
い。
効果が得られる。 ［実施例６］この実施例は、上述の実施例１〜５のよう
に位相差の絶対値に応じてチャージポンプ１０の出力電
流を変化させるものではなく、電圧制御型発振器６１の
ソース抵抗を変化させることでその発振周波数を変化さ
せようとするものである。このソース抵抗が大きいほど
電圧制御型発振器６１の振幅が小さくなり、電圧制御型
発振器６１は高速で発振する。したがって、本実施例の
場合、チャージポンプ１０の出力電流の値は、最初から
ロック後のジッタを考慮し微小値に設定しておけばよ
い。
【００７０】以下、図に基づいて説明する。図１０は、
この発明の実施例６によるＰＬＬ回路５００の構成を示
す回路ブロック図である。図１０を参照して、このＰＬ
Ｌ回路５００では、チャージポンプ１０の出力電流を一
定の微小値に設定するための定電流発生回路３５が設け
られる。定電流発生回路３５は、図５の電流変換回路２
２のＮチャネルＭＯＳトランジスタ２５を抵抗３６で置
換したものである。抵抗３６の抵抗値に応じた値の電流
がＭＯＳトランジスタ２３，２４，２６，２７に流れ、
その電流に等しい値の電流がチャージポンプ１０から出
力される。
この発明の実施例６によるＰＬＬ回路５００の構成を示
す回路ブロック図である。図１０を参照して、このＰＬ
Ｌ回路５００では、チャージポンプ１０の出力電流を一
定の微小値に設定するための定電流発生回路３５が設け
られる。定電流発生回路３５は、図５の電流変換回路２
２のＮチャネルＭＯＳトランジスタ２５を抵抗３６で置
換したものである。抵抗３６の抵抗値に応じた値の電流
がＭＯＳトランジスタ２３，２４，２６，２７に流れ、
その電流に等しい値の電流がチャージポンプ１０から出
力される。
【００７１】また、このＰＬＬ回路５００では、電圧制
御型発振器６１のＮチャネルＭＯＳトランジスタ６４，
６８．１〜６８．Ｋのソースと接地ライン４２の間に、
電圧制御型発振器６１の振幅を変化させるためのＰチャ
ネルＭＯＳトランジスタ３４が接続される。Ｐチャネル
ＭＯＳトランジスタ３４のゲートはノードＮ１５に接続
される。ＮチャネルＭＯＳトランジスタ２０のソースは
接地ライン４２に接続され、そのゲートには固定電位Ｖ
ｇｓが与えられる。外部クロック信号ＲＥＦと内部クロ
ック信号ＯＳＣの位相差が大きいとノードＮ１５の電位
すなわちＰチャネルＭＯＳトランジスタ３４のゲート電
位が上昇し電圧制御型発振器６１の振幅が小さくなる。
御型発振器６１のＮチャネルＭＯＳトランジスタ６４，
６８．１〜６８．Ｋのソースと接地ライン４２の間に、
電圧制御型発振器６１の振幅を変化させるためのＰチャ
ネルＭＯＳトランジスタ３４が接続される。Ｐチャネル
ＭＯＳトランジスタ３４のゲートはノードＮ１５に接続
される。ＮチャネルＭＯＳトランジスタ２０のソースは
接地ライン４２に接続され、そのゲートには固定電位Ｖ
ｇｓが与えられる。外部クロック信号ＲＥＦと内部クロ
ック信号ＯＳＣの位相差が大きいとノードＮ１５の電位
すなわちＰチャネルＭＯＳトランジスタ３４のゲート電
位が上昇し電圧制御型発振器６１の振幅が小さくなる。
【００７２】次に、このＰＬＬ回路５００の動作につい
て説明する。動作開始初期は、ノードＮ１５の電位は接
地電位ＧＮＤに固定されているので電圧制御型発振器６
１の振幅はＶｃｃ−Ｖｔｐとなる。ここでＶｔｐはＰチ
ャネルＭＯＳトランジスタ３４のしきい値電位である。
このとき、外部クロック信号ＲＥＦと電圧制御型発振器
６１の出力である内部クロック信号ＯＳＣの間の位相差
が大きいとループフィルタ５７の出力電位Ｖｃｏが上昇
し電圧制御型発振器６１に流れる電流が大きくなり電圧
制御型発振器６１の発振周波数が上昇する。同時に、ノ
ードＮ５１の電位が上昇し電圧制御型発振器６１の振幅
がＶｃｃ−Ｖａ−Ｖｔｐと小さくなり、電圧制御型発振
器６１の発振周波数が上昇する。ここでＶａはノードＮ
１５の電位である。ロック後は、ノードＮ５１の電位が
接地電位ＧＮＤになるために電圧制御型発振器６１の発
振周波数は本来のループフィルタ５７の出力電位Ｖｃｏ
で決まり、このときのチャージポンプ１０の電流値はジ
ッタが小さくなるように設定されている。
て説明する。動作開始初期は、ノードＮ１５の電位は接
地電位ＧＮＤに固定されているので電圧制御型発振器６
１の振幅はＶｃｃ−Ｖｔｐとなる。ここでＶｔｐはＰチ
ャネルＭＯＳトランジスタ３４のしきい値電位である。
このとき、外部クロック信号ＲＥＦと電圧制御型発振器
６１の出力である内部クロック信号ＯＳＣの間の位相差
が大きいとループフィルタ５７の出力電位Ｖｃｏが上昇
し電圧制御型発振器６１に流れる電流が大きくなり電圧
制御型発振器６１の発振周波数が上昇する。同時に、ノ
ードＮ５１の電位が上昇し電圧制御型発振器６１の振幅
がＶｃｃ−Ｖａ−Ｖｔｐと小さくなり、電圧制御型発振
器６１の発振周波数が上昇する。ここでＶａはノードＮ
１５の電位である。ロック後は、ノードＮ５１の電位が
接地電位ＧＮＤになるために電圧制御型発振器６１の発
振周波数は本来のループフィルタ５７の出力電位Ｖｃｏ
で決まり、このときのチャージポンプ１０の電流値はジ
ッタが小さくなるように設定されている。
【００７３】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例７］この実施例は、上述の実施例１〜５のよう
に位相差の絶対値に応じてチャージポンプ１０の出力電
流を変化させるものではなく、電圧制御型発振器６１に
供給する電流の大きさを変化させることで電圧制御型発
振器６１の発振周波数を変化させようとするものであ
る。電圧制御型発振器６１への電流供給量が大きいほど
電圧制御型発振器６１は高速で発振する。したがって、
本実施例の場合、チャージポンプ１０の出力電流の値
は、最初からロック後のジッタを考慮し微小値に設定し
ておけばよい。
効果が得られる。 ［実施例７］この実施例は、上述の実施例１〜５のよう
に位相差の絶対値に応じてチャージポンプ１０の出力電
流を変化させるものではなく、電圧制御型発振器６１に
供給する電流の大きさを変化させることで電圧制御型発
振器６１の発振周波数を変化させようとするものであ
る。電圧制御型発振器６１への電流供給量が大きいほど
電圧制御型発振器６１は高速で発振する。したがって、
本実施例の場合、チャージポンプ１０の出力電流の値
は、最初からロック後のジッタを考慮し微小値に設定し
ておけばよい。
【００７４】以下、図に基づいて説明する。図１１は、
この発明の実施例７によるＰＬＬ回路６００の構成を示
す回路ブロック図である。図１１を参照して、このＰＬ
Ｌ回路６００では、ノードＮ３８と電圧制御型発振器６
１のＰチャネルＭＯＳトランジスタ６３，６６．１〜６
６．Ｋのソースの間に、電圧制御型発振器６１への電流
供給量を変化させるためのＮチャネルＭＯＳトランジス
タ３９が接続される。ノードＮ３８は、オペアンプ３７
およびＰチャネルＭＯＳトランジスタ３８により基準電
位Ｖｒｅｆに保持される。ＮチャネルＭＯＳトランジス
タ３９のゲートはノードＮ１５に接続される。Ｎチャネ
ルＭＯＳトランジスタ２０のソースには固定電位Ｖｓが
与えられ、そのゲートには固定電位Ｖｇが与えられる。
固定電位Ｖｓの値は、ＮチャネルＭＯＳトランジスタ３
９が電圧制御型発振器６１に最小限必要な電流を供給す
るように設定される。
この発明の実施例７によるＰＬＬ回路６００の構成を示
す回路ブロック図である。図１１を参照して、このＰＬ
Ｌ回路６００では、ノードＮ３８と電圧制御型発振器６
１のＰチャネルＭＯＳトランジスタ６３，６６．１〜６
６．Ｋのソースの間に、電圧制御型発振器６１への電流
供給量を変化させるためのＮチャネルＭＯＳトランジス
タ３９が接続される。ノードＮ３８は、オペアンプ３７
およびＰチャネルＭＯＳトランジスタ３８により基準電
位Ｖｒｅｆに保持される。ＮチャネルＭＯＳトランジス
タ３９のゲートはノードＮ１５に接続される。Ｎチャネ
ルＭＯＳトランジスタ２０のソースには固定電位Ｖｓが
与えられ、そのゲートには固定電位Ｖｇが与えられる。
固定電位Ｖｓの値は、ＮチャネルＭＯＳトランジスタ３
９が電圧制御型発振器６１に最小限必要な電流を供給す
るように設定される。
【００７５】次に、このＰＬＬ回路６００の動作につい
て説明する。外部クロック信号ＲＥＦと電圧制御型発振
器６１の出力である内部クロック信号ＯＳＣの間の位相
差が大きいとループフィルタ５７の出力電位Ｖｃｏが上
昇し電圧制御型発振器６１に流れる電流が大きくなり電
圧制御型発振器６１の発振周波数が上昇する。同時に、
ノードＮ１５の電位が上昇するので電圧制御型発振器６
１への電流供給量が大きくなり電圧制御型発振器６１の
発振周波数が上昇する。ロック後は、電圧制御型発振器
６１への電流供給量が小さい状態となるとともに電圧制
御型発振器６１の発振周波数は本来のループフィルタ５
７の出力電位Ｖｃｏで決まり、このときのチャージポン
プ１０の電流値はジッタが小さくなるように設定されて
いる。
て説明する。外部クロック信号ＲＥＦと電圧制御型発振
器６１の出力である内部クロック信号ＯＳＣの間の位相
差が大きいとループフィルタ５７の出力電位Ｖｃｏが上
昇し電圧制御型発振器６１に流れる電流が大きくなり電
圧制御型発振器６１の発振周波数が上昇する。同時に、
ノードＮ１５の電位が上昇するので電圧制御型発振器６
１への電流供給量が大きくなり電圧制御型発振器６１の
発振周波数が上昇する。ロック後は、電圧制御型発振器
６１への電流供給量が小さい状態となるとともに電圧制
御型発振器６１の発振周波数は本来のループフィルタ５
７の出力電位Ｖｃｏで決まり、このときのチャージポン
プ１０の電流値はジッタが小さくなるように設定されて
いる。
【００７６】この実施例においても、実施例１と同様の
効果が得られる。 ［実施例８］この実施例は、電圧制御型発振器６１に電
流を供給するための電源ノードＮ３８の電位を変化させ
ることにより電圧制御型発振器６１に供給する電流量を
変化させ、これにより電圧制御型発振器６１の発振周波
数を変化させようとするものである。
効果が得られる。 ［実施例８］この実施例は、電圧制御型発振器６１に電
流を供給するための電源ノードＮ３８の電位を変化させ
ることにより電圧制御型発振器６１に供給する電流量を
変化させ、これにより電圧制御型発振器６１の発振周波
数を変化させようとするものである。
【００７７】図１２は、この発明の実施例８によるＰＬ
Ｌ回路７００の構成を示す回路ブロック図である。図１
２を参照して、このＰＬＬ回路７００では、電圧制御型
発振器６１のＰチャネルＭＯＳトランジスタ６３，６
６．１〜６６．Ｋのソースすなわち電源ノードＮ３８の
電位をノードＮ１５の電位に保持するためのオペアンプ
３７およびＰチャネルＭＯＳトランジスタ３８からなる
電位保持回路が設けられる。ＰチャネルＭＯＳトランジ
スタ３８は電源ライン４１と電源ノードＮ３８の間に接
続され、そのゲートはオペアンプ３７の出力を受ける。
オペアンプ３７の非反転入力ノードは電源ノードＮ３８
に接続され、その反転入力ノードは基準電位Ｖｒｅｆに
接続されるとともにノードＮ１５に接続される。実施例
１〜７でノードＮ１５に接続されていた放電用のＮチャ
ネルＭＯＳトランジスタ２０は除去されている。これ
は、基準電位Ｖｒｅｆを供給する電源は非常に高い出力
インピーダンスを有するので、ＮチャネルＭＯＳトラン
ジスタ２０を電源とノードＮ１５の間に接続したのと同
じ効果が得られるからである。
Ｌ回路７００の構成を示す回路ブロック図である。図１
２を参照して、このＰＬＬ回路７００では、電圧制御型
発振器６１のＰチャネルＭＯＳトランジスタ６３，６
６．１〜６６．Ｋのソースすなわち電源ノードＮ３８の
電位をノードＮ１５の電位に保持するためのオペアンプ
３７およびＰチャネルＭＯＳトランジスタ３８からなる
電位保持回路が設けられる。ＰチャネルＭＯＳトランジ
スタ３８は電源ライン４１と電源ノードＮ３８の間に接
続され、そのゲートはオペアンプ３７の出力を受ける。
オペアンプ３７の非反転入力ノードは電源ノードＮ３８
に接続され、その反転入力ノードは基準電位Ｖｒｅｆに
接続されるとともにノードＮ１５に接続される。実施例
１〜７でノードＮ１５に接続されていた放電用のＮチャ
ネルＭＯＳトランジスタ２０は除去されている。これ
は、基準電位Ｖｒｅｆを供給する電源は非常に高い出力
インピーダンスを有するので、ＮチャネルＭＯＳトラン
ジスタ２０を電源とノードＮ１５の間に接続したのと同
じ効果が得られるからである。
【００７８】次に、このＰＬＬ回路７００の動作につい
て説明する。動作開始時は、ノードＮ１５，Ｎ３８の電
位が基準電位Ｖｒｅｆに固定されており、これで決まる
電流で電圧制御型発振器６１が発振する。このとき、外
部クロック信号ＲＥＦと電圧制御型発振器６１の出力で
ある内部クロック信号ＯＳＣの間の位相差が大きいとル
ープフィルタ５７の出力電位Ｖｃｏが上昇し電圧制御型
発振器６１に流れる電流が大きくなり電圧制御型発振器
６１の発振周波数が上昇する。同時に、ノードＮ１５，
Ｎ３８の電位が基準電位Ｖｒｅｆから電源電位Ｖｃｃに
向かって上昇し、電圧制御型発振器６１への電流供給量
が大きくなり電圧制御型発振器６１の発振周波数が上昇
する。ロック後は、ノードＮ１５，Ｎ３８の電位は基準
電位Ｖｒｅｆに固定され、これで決まる電流で電圧制御
型発振器６１が発振する。電圧制御型発振器６１の発振
周波数は本来のループフィルタ５７の出力電位Ｖｃｏで
決まり、このときのチャージポンプ１０の電流値はジッ
タが小さくなるように設定されている。
て説明する。動作開始時は、ノードＮ１５，Ｎ３８の電
位が基準電位Ｖｒｅｆに固定されており、これで決まる
電流で電圧制御型発振器６１が発振する。このとき、外
部クロック信号ＲＥＦと電圧制御型発振器６１の出力で
ある内部クロック信号ＯＳＣの間の位相差が大きいとル
ープフィルタ５７の出力電位Ｖｃｏが上昇し電圧制御型
発振器６１に流れる電流が大きくなり電圧制御型発振器
６１の発振周波数が上昇する。同時に、ノードＮ１５，
Ｎ３８の電位が基準電位Ｖｒｅｆから電源電位Ｖｃｃに
向かって上昇し、電圧制御型発振器６１への電流供給量
が大きくなり電圧制御型発振器６１の発振周波数が上昇
する。ロック後は、ノードＮ１５，Ｎ３８の電位は基準
電位Ｖｒｅｆに固定され、これで決まる電流で電圧制御
型発振器６１が発振する。電圧制御型発振器６１の発振
周波数は本来のループフィルタ５７の出力電位Ｖｃｏで
決まり、このときのチャージポンプ１０の電流値はジッ
タが小さくなるように設定されている。
【００７９】この実施例においても、実施例１と同様の
効果が得られる。
効果が得られる。
【００８０】
【発明の効果】以上のように、この発明の第１および第
２の同期クロック生成回路にあっては、内部クロック信
号と外部クロック信号の位相差の絶対値に応じた値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。したがって、ロック前の位相差が大きいときは大き
な値の電流でループフィルタのキャパシタの充放電が行
なわれ、ロック後の位相差が小さいときは小さな値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。よって、ロックイン時間の短縮化とロック後のジッ
タの縮小化が両立される。
２の同期クロック生成回路にあっては、内部クロック信
号と外部クロック信号の位相差の絶対値に応じた値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。したがって、ロック前の位相差が大きいときは大き
な値の電流でループフィルタのキャパシタの充放電が行
なわれ、ロック後の位相差が小さいときは小さな値の電
流でループフィルタのキャパシタの充放電が行なわれ
る。よって、ロックイン時間の短縮化とロック後のジッ
タの縮小化が両立される。
【００８１】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
【００８２】また、位相差検出回路は、位相比較器から
出力される第１および第２の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。
出力される第１および第２の制御信号に基づいて位相差
の絶対値を検出することとすれば、回路構成の簡単化が
図られる。
【００８３】また、位相差検出回路は、キャパシタと、
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
【００８４】また、放電回路は、キャパシタの出力電圧
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。
が所定値以下であることに応じてキャパシタの放電を停
止することとすれば、キャパシタの出力電圧が所定値以
下になって充放電回路の充放電動作が停止することを防
止できる。
【００８５】また、放電回路は、キャパシタの出力電圧
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。
がそのしきい値電圧よりも低下することを防止するため
のダイオードを含むこととすれば、放電回路を容易に構
成できる。
【００８６】また、充放電回路は、位相差検出回路のキ
ャパシタの出力電圧を受ける第１のトランジスタと、各
々が第１のトランジスタに流れる電流に応じた電流を出
力する第１および第２のカレントミラー回路と、それぞ
れ第１および第２のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
２および第３のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。
ャパシタの出力電圧を受ける第１のトランジスタと、各
々が第１のトランジスタに流れる電流に応じた電流を出
力する第１および第２のカレントミラー回路と、それぞ
れ第１および第２のカレントミラー回路の出力電流でル
ープフィルタのキャパシタの充電および放電を行なう第
２および第３のトランジスタとを含むこととすれば、充
放電回路を容易に構成できる。
【００８７】また、充放電回路は、さらに、第１および
第２のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。
第２のカレントミラー回路の出力電流が所定の値以下に
なることを防止する電流制御回路を含むこととすれば、
充放電回路の充放電動作が停止することを防止できる。
【００８８】また、この発明の第３および第４の同期ク
ロック生成回路にあっては、内部クロック信号と外部ク
ロック信号の位相差の絶対値に応じて、複数の遅延時間
可変素子に与えられる電源電圧または電源電流が制御さ
れる。したがって、ロック前の位相差が大きいときは小
さな電源電圧または大きな電源電流が複数の遅延時間可
変素子に与えられ、遅延時間の短縮化が図られてロック
イン時間の短縮化が図られる。また、ループフィルタの
キャパシタの充放電電流を小さな値に設定しておけば、
ロック後のジッタが大きくなることがない。
ロック生成回路にあっては、内部クロック信号と外部ク
ロック信号の位相差の絶対値に応じて、複数の遅延時間
可変素子に与えられる電源電圧または電源電流が制御さ
れる。したがって、ロック前の位相差が大きいときは小
さな電源電圧または大きな電源電流が複数の遅延時間可
変素子に与えられ、遅延時間の短縮化が図られてロック
イン時間の短縮化が図られる。また、ループフィルタの
キャパシタの充放電電流を小さな値に設定しておけば、
ロック後のジッタが大きくなることがない。
【００８９】ループフィルタの出力電圧を受ける電圧制
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
御型発振器を備えればＰＬＬ回路が構成され、電圧制御
型遅延回路を備えればＤＬＬ回路が構成される。
【００９０】また、位相差検出回路は、キャパシタと、
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
第１または第２の制御信号に応答してキャパシタの充電
を行なう充電回路と、微小電流でキャパシタの放電を行
なう放電回路とを含むこととすれば、位相差検出回路を
容易に構成できる。
【００９１】また、制御回路は、電源電位のラインと複
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも１つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。
数の遅延時間可変素子の電源ノードとの間、および接地
電位のラインと複数の遅延時間可変素子の接地ノードと
の間のうちの少なくとも一方に接続され、位相差検出回
路のキャパシタの出力電圧が入力される少なくとも１つ
のトランジスタを含むこととすれば、複数の遅延時間可
変素子の電源電圧または電源電流を容易に制御できる。
【００９２】また、制御回路は、複数の遅延時間可変素
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。
子の電源ノードの電位を位相差検出回路のキャパシタの
出力電位に保持する電位保持回路を含むこととすれば、
制御回路を容易に構成できる。
【図面の簡単な説明】
【図１】 この発明の実施例１によるＰＬＬ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図２】 図１に示したＰＬＬ回路における位相差とチ
ャージポンプの出力電流値の関係を示す図である。
ャージポンプの出力電流値の関係を示す図である。
【図３】 図１に示したＰＬＬ回路のループフィルタの
出力電位Ｖｃｏの変化を示すタイムチャートである。
出力電位Ｖｃｏの変化を示すタイムチャートである。
【図４】 この発明の実施例２によるＰＬＬ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図５】 この発明の実施例３によるＰＬＬ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図６】 図５に示したＰＬＬ回路のロック前の動作を
示すタイムチャートである。
示すタイムチャートである。
【図７】 図５に示したＰＬＬ回路のロック後の動作を
示すタイムチャートである。
示すタイムチャートである。
【図８】 この発明の実施例４によるＰＬＬ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図９】 この発明の実施例５によるＰＬＬ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図１０】 この発明の実施例６によるＰＬＬ回路の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図１１】 この発明の実施例７によるＰＬＬ回路の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図１２】 この発明の実施例８によるＰＬＬ回路の構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図１３】 従来のＰＬＬ回路の構成を示す回路ブロッ
ク図である。
ク図である。
【図１４】 図１３に示したＰＬＬ回路のインバータの
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図１５】 従来のＤＬＬ回路の構成を示す回路ブロッ
ク図である。
ク図である。
【図１６】 従来のＰＬＬ回路およびＤＬＬ回路の問題
点を説明するためのタイムチャートである。
点を説明するためのタイムチャートである。
１，１０，５２ チャージポンプ、２，５ 電流可変型
電流源、３，１８，１９，２３，２６，３１，３２，３
４，３８，５４，６３，６６．１〜６６．Ｋ，６９ Ｐ
チャネルＭＯＳトランジスタ、４，２０，２４，２５，
２７，２８，３８，３９，５５，６４，６８．１〜６
８．Ｋ，７０ ＮチャネルＭＯＳトランジスタ、６ ロ
ック検出回路、７，２２ 電流変換回路、８，５１，５
１′ 位相比較器、９，１６，１７，６７．１〜６７．
Ｋ インバータ、１５ 充電回路、２１，６０ キャパ
シタ、３０ スタートアップ回路、３５ 定電流発生回
路、３６，５７，５８ 抵抗、３７ オペアンプ、４１
電源ライン、４２ 接地ライン、５３，５６ 定電流
源、５７ ループフィルタ、６１ 電圧制御型発振器、
６２ バイアス発生回路、６５．１〜６５．Ｋ 遅延時
間可変素子、７１ 電圧制御型遅延回路、１００，２０
０，３００，４００，５００，６００，７００，８００
ＰＬＬ回路、９００ ＤＬＬ回路。
電流源、３，１８，１９，２３，２６，３１，３２，３
４，３８，５４，６３，６６．１〜６６．Ｋ，６９ Ｐ
チャネルＭＯＳトランジスタ、４，２０，２４，２５，
２７，２８，３８，３９，５５，６４，６８．１〜６
８．Ｋ，７０ ＮチャネルＭＯＳトランジスタ、６ ロ
ック検出回路、７，２２ 電流変換回路、８，５１，５
１′ 位相比較器、９，１６，１７，６７．１〜６７．
Ｋ インバータ、１５ 充電回路、２１，６０ キャパ
シタ、３０ スタートアップ回路、３５ 定電流発生回
路、３６，５７，５８ 抵抗、３７ オペアンプ、４１
電源ライン、４２ 接地ライン、５３，５６ 定電流
源、５７ ループフィルタ、６１ 電圧制御型発振器、
６２ バイアス発生回路、６５．１〜６５．Ｋ 遅延時
間可変素子、７１ 電圧制御型遅延回路、１００，２０
０，３００，４００，５００，６００，７００，８００
ＰＬＬ回路、９００ ＤＬＬ回路。
Claims (13)
- 【請求項１】 外部クロック信号に同期して内部クロッ
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、前記位相差検出回路で検出され
た前記位相差の絶対値に応じた値の電流で、前記位相比
較器の出力信号をもって前記ループフィルタのキャパシ
タの充電または放電を行なう充放電回路、および前記ル
ープフィルタの出力電圧に応じた周波数で発振し、前記
内部クロック信号を出力する電圧制御型発振器を備え
る、同期クロック生成回路。 - 【請求項２】 外部クロック信号に同期して内部クロッ
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、前記位相差検出回路で検出され
た前記位相差の絶対値に応じた値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、および前記ループフィルタの出力電圧に応じた時間
だけ前記外部クロック信号を遅延させ前記内部クロック
信号として出力する電圧制御型遅延回路を備える、同期
クロック生成回路。 - 【請求項３】 前記位相差検出回路は、前記位相比較器
から出力される前記第１または第２の制御信号に基づい
て前記位相差の絶対値を検出する、請求項１または２に
記載の同期クロック生成回路。 - 【請求項４】 前記位相差検出回路は、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値に応じた電圧を生成するためのキャパシタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、所定の値の電流で前記キャパシ
タの充電を行なう充電回路、および前記充電回路から前
記キャパシタに与えられる電流よりも小さな値の電流で
前記キャパシタの放電を行なう放電回路を含む、請求項
３に記載の同期クロック生成回路。 - 【請求項５】 前記放電回路は、前記キャパシタの出力
電圧が所定の値以下であることに応じて前記キャパシタ
の放電を停止する、請求項４に記載の同期クロック生成
回路。 - 【請求項６】 前記放電回路は、前記キャパシタの出力
電圧が、そのしきい値電圧よりも低下することを防止す
るためのダイオードを含む、請求項５に記載の同期クロ
ック生成回路。 - 【請求項７】 前記充放電回路は、 前記位相差検出回路のキャパシタの出力電圧が入力さ
れ、該入力電圧に応じた値の電流を流す第１のトランジ
スタ、 各々が前記第１のトランジスタに流れる電流に応じた値
の電流を出力する第１および第２のカレントミラー回
路、 その第１の電極が前記第１のカレントミラー回路の出力
電流を受け、その第２の電極が前記ループフィルタの入
力ノードに接続され、前記位相比較器から前記第１の制
御信号が出力されたことに応じて導通し前記ループフィ
ルタのキャパシタの充電を行なう第２のトランジスタ、
およびその第１の電極が前記第２のカレントミラー回路
の出力電流を受け、その第２の電極が前記ループフィル
タの入力ノードに接続され、前記位相比較器から前記第
２の制御信号が出力されたことに応じて導通し前記ルー
プフィルタのキャパシタの放電を行なう第３のトランジ
スタを含む、請求項４ないし６のいずれかに記載の同期
クロック生成回路。 - 【請求項８】 前記充放電回路は、さらに、前記第１お
よび第２のカレントミラー回路の出力電流が所定の値以
下になることを防止する電流制御回路を含む、請求項７
に記載の同期クロック生成回路。 - 【請求項９】 外部クロック信号に同期して内部クロッ
ク信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、所定の値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、 リング状に接続され、かつそれぞれが電源電圧と前記ル
ープフィルタの出力電圧とを受ける複数の遅延時間可変
素子を含み、前記内部クロック信号を出力する電圧制御
型発振器、および前記位相差検出回路で検出された前記
位相差の絶対値に応じて前記電圧制御型発振器の複数の
遅延時間可変素子に与えられる電源電圧または電源電流
を制御し、前記電圧制御型発振器の発振周波数を制御す
る制御回路を備える、同期クロック生成回路。 - 【請求項１０】 外部クロック信号に同期して内部クロ
ック信号を生成する同期クロック生成回路であって、 前記内部クロック信号の位相が前記外部クロック信号よ
りも遅れているか進んでいるかに応じて第１または第２
の制御信号を出力する位相比較器、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値を検出するための位相差検出回路、 前記内部クロック信号と前記外部クロック信号の位相差
に応じた電圧を生成するためのキャパシタを含むループ
フィルタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、所定の値の電流で前記ループフ
ィルタのキャパシタの充電または放電を行なう充放電回
路、 直列接続され、かつそれぞれが電源電圧と前記ループフ
ィルタの出力電圧とを受ける複数の遅延時間可変素子を
含み、前記外部クロック信号を遅延させ前記内部クロッ
ク信号として出力する電圧制御型遅延回路、および前記
位相差検出回路で検出された前記位相差の絶対値に応じ
て、前記電圧制御型遅延回路の複数の遅延時間可変素子
に与えられる電源電圧または電源電流を制御し、前記電
圧制御型遅延回路の遅延時間を制御する制御回路を備え
る、同期クロック生成回路。 - 【請求項１１】 前記位相差検出回路は、 前記内部クロック信号と前記外部クロック信号の位相差
の絶対値に応じた電圧を生成するためのキャパシタ、 前記位相比較器から前記第１または第２の制御信号が出
力されたことに応じて、所定の値の電流で前記キャパシ
タの充電を行なう充電回路、および前記充電回路から前
記キャパシタに与えられる電流よりも小さな値の電流で
前記キャパシタの放電を行なう放電回路を含む、請求項
９または１０に記載の同期クロック生成回路。 - 【請求項１２】 前記制御回路は、電源電位のラインと
前記複数の遅延時間可変素子の電源ノードとの間、およ
び接地電位のラインと前記複数の遅延時間可変素子の接
地ノードとの間のうちの少なくとも一方に接続され、前
記位相差検出回路のキャパシタの出力電圧が入力され、
該入力電圧に応じてその抵抗値が変化する少なくとも１
つのトランジスタを含む、請求項１１に記載の同期クロ
ック生成回路。 - 【請求項１３】 前記制御回路は、前記複数の遅延時間
可変素子の電源ノードの電位を前記位相差検出回路のキ
ャパシタの出力電位に保持する電位保持回路を含む、請
求項１１に記載の同期クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186595A JP3561035B2 (ja) | 1995-05-10 | 1995-05-10 | 同期クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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- 1995-05-10 JP JP11186595A patent/JP3561035B2/ja not_active Expired - Lifetime
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