KR20090033783A - 디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그제어 방법 - Google Patents

디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그제어 방법 Download PDF

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Abstract

디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그 제어 방법이 개시된다. 상기 디지털 위상 동기 루프 회로는 기준 클럭 신호 및 상기 디지털 위상 동기 루프 회로의 출력 신호를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태로서 출력하는 디지털 위상 주파수 검출기, 상기 디지털 위상 주파수 검출기의 출력 신호를 수신하여 디지털 형태의 제어 전압 신호를 출력하는 디지털 루프 필터, 상기 제어 전압 신호를 수신하여 상기 디지털 위상 동기 루프 회로의 출력단 및 상기 디지털 위상 주파수 검출기로 출력하는 디지털 제어 발진기 및 상기 디지털 위상 동기 루프 회로의 온(on) 상태 또는 오프(off) 상태에 대응하는 온/오프 신호 및 상기 기준 클럭 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호의 인가 여부를 결정하는 제어부를 구비할 수 있다.

Description

디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그 제어 방법{All digital phase locked loop controlling by digital code and method controlling the same}
본 발명은 디지털 위상 동기 루프 회로(Phase Locked Loop)에 관한 것으로, 특히 디지털 코드로 제어하는 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop) 및 그 제어 방법에 관한 것이다.
일반적으로 디지털 위상 동기 루프 회로(PLL : Phase Locked Loop)는 통신 시스템이나 영상신호 재생시에 주로 사용되며, 외부 환경에 의해 발생될 수 있는 출력 신호의 위상 및 주파수 변화를 감지하고 이를 조정해 줌으로서 고정된 위상 및 주파수를 가지는 출력 신호를 발생한다.
디지털 코드로 제어하는 위상 동기 루프의 일 예로서 디지털 위상 동기 루프 회로(ADPLL : All Digital PLL)가 있다. 디지털 위상 동기 루프 회로(ADPLL)는 디지털 위상 주파수 검출기(Digital Phase Frequency Detector), 디지털 루프 필터(Digital Loop Filter), 디지털 제어 발진기(Digital Controlled Oscillator) 및 분주기(Divider)를 구비할 수 있다. 상기 디지털 위상 동기 루프 회로(ADPLL)의 각 각의 구성 요소의 동작은 디지털 위상 동기 루프 회로(PLL)와 유사하다. 즉, 상기 디지털 위상 주파수 검출기는 기준 클럭 신호 및 상기 분주기의 출력 신호를 비교해서 위상 및 주파수를 비교하고, 상기 두 클럭의 위상차 및 주파수 차에 해당하는 오차값을 발생시킨다. 상기 디지털 루프 필터는 상기 디지털 위상 주파수 검출기에서 발생된 오차값이 상기 디지털 위상 동기 루프 회로에서 허용하는 기준 오차값보다 큰 경우 상기 디지털 위상 주파수 검출기의 출력 신호를 제어하기 위한 제어 전압 신호를 상기 디지털 제어 발진기에 출력한다. 상기 디지털 제어 발진기는 상기 제어 전압 신호에 응답하여 상기 출력 신호의 위상 및 주파수를 제어하여 출력한다. 상기 분주기는 상기 출력 신호를 소정의 분주값으로 분주한 후 상기 디지털 위상 주파수 검출기에 출력하여 반복적으로 기준 클럭 신호와 상기 출력 신호의 위상 및 주파수가 비교되도록 한다.
상기 디지털 위상 동기 루프 회로(ADPLL)의 디지털 루프 필터에서 출력되는 신호는 디지털 값을 가진다. 즉, 상기 디지털 제어 발진기에 인가되는 제어 전압 신호는 디지털값을 가진다. 상기와 같이 디지털 코드로 제어하는 디지털 위상 동기 루프 회로가 오프(off) 상태와 온(on) 상태를 반복하는 경우, 오프 상태에서 온 상태로 변경될 때 디지털 제어 발진기의 제어 전압이 저장되어 있어 별도로 주파수 락킹(locking) 동작을 할 필요가 없다. 그러나, 기준 클럭 신호와 위상의 관계는 알 수 없어, 종래에는 상기 디지털 위상 동기 루프 회로(PLL)가 오프 상태에서 온 상태로 변경되는 경우 상기 기준 클럭 신호와 위상의 관계를 다시 설정해 주는 위상 트랙킹(tracking) 시간이 필요하였다.
본 발명이 해결하고자 하는 과제는 디지털 코드로 제어하는 디지털 위상 동기 루프 회로에 있어서 상기 디지털 위상 동기 루프 회로가 오프(off) 상태에서 온(on) 상태로 변경되는 경우 위상 트랙킹(tacking) 시간을 감소하는 디지털 위상 동기 루프 회로를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 디지털 위상 동기 루프 회로를 제어하는 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop)는 기준 클럭 신호 및 상기 디지털 위상 동기 루프 회로의 출력 신호를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태로서 출력하는 디지털 위상 주파수 검출기, 상기 디지털 위상 주파수 검출기의 출력 신호를 수신하여 디지털 형태의 제어 전압 신호를 출력하는 디지털 루프 필터, 상기 제어 전압 신호를 수신하여 상기 디지털 위상 동기 루프 회로의 출력단 및 상기 디지털 위상 주파수 검출기로 출력하는 디지털 제어 발진기 및 상기 디지털 위상 동기 루프 회로의 온(on) 상태 또는 오프(off) 상태에 대응하는 온/오프 신호 및 상기 기준 클럭 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호의 인가 여부를 결정하는 제어부를 구비할 수 있다.
상기 제어부는 상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 인가하는 것이 바람직하다.
상기 제어부는 상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호가 인가되고 주파수 락킹을 위한 소정의 시간이 경과한 후, 상기 기준 클럭 신호가 상기 디지털 제어 발진기에 입력되도록 제어하는 것이 바람직하다.
상기 제어부는 상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호가 인가되고 상기 기준 클럭 신호가 한 클럭 경과한 후, 상기 기준 클럭 신호가 상기 디지털 제어 발진기에 입력되도록 제어하는 것이 바람직하다.
상기 제어부는 상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 한 클럭만 인가하는 것이 바람직하다.
상기 디지털 위상 동기 루프 회로는 상기 디지털 위상 주파수 검출기의 출력 신호의 대역폭(bandwidth)을 제어하는 대역폭 제어부를 더 구비하는 것이 바람직하다.
상기 대역폭 제어부는 상기 디지털 위상 주파수 검출기의 출력 신호의 대역폭을 확장하고, 상기 디지털 위상 동기 루프 회로의 출력 신호가 상기 기준 클럭 신호와 교차하는 경우마다 상기 대역폭을 감소하는 것이 바람직하다.
상기 대역폭 제어부는 상기 디지털 루프 필터를 제어하여 상기 디지털 위상 동기 루프 회로의 출력 신호의 대역폭(bandwidth)을 제어하는 것이 바람직하다.
상기 디지털 위상 동기 루프 회로는 상기 출력 신호를 분주하여 상기 디지털 위상 주파수 검출기로 출력하는 분주기를 더 구비하는 것이 바람직하다.
상기 디지털 위상 동기 루프 회로는 상기 분주기에 의한 상기 출력 신호의 지연량만큼 상기 기준 클럭 신호를 지연하여 상기 디지털 위상 주파수 검출기로 출력하는 지연부를 더 구비하는 것이 바람직하다.
상기 디지털 위상 동기 루프 회로는 상기 디지털 형태의 제어 전압 신호를 아날로그 형태로 변환하여 상기 디지털 제어 발진기로 출력하는 DA 컨버터를 더 구비하는 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop)를 제어 하는 방법은 디지털 제어 발진기를 구비하는 디지털 위상 동기 루프 회로를 제어 하는 방법에 있어서, 상기 디지털 위상 동기 루프 회로가 온 상태인지 오프 상태인지 판단하는 단계 및 상기 디지털 위상 동기 루프 회로가 오프 상태에서 온 상태로 변경되는 경우, 상기 디지털 제어 발진기에 기준 클럭 신호를 인가하는 단계를 구비할 수 있다.
상기 기준 클럭 신호를 인가하는 단계는 상기 디지털 위상 동기 루프 회로가 오프 상태에서 온 상태로 변경되고 주파수 락킹을 위한 소정의 시간이 경과한 후 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 인가하는 단계를 구비하는 것이 바람직하다.
상기 디지털 위상 동기 루프 회로의 제어 방법은 상기 기준 클럭 신호 및 상기 디지털 위상 동기 루프 회로의 출력 신호를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태의 위상 주파수 검출 신호를 출력하는 단계 및 상기 위상 주파 수 검출 신호의 대역폭(bandwidth)을 제어하는 단계를 더 구비하는 것이 바람직하다.
상기 대역폭을 제어하는 단계는 상기 위상 주파수 검출 신호의 대역폭을 확장하는 단계 및 상기 디지털 위상 동기 루프 회로의 출력 신호와 상기 기준 클럭 신호가 교차하는 경우마다 상기 대역폭을 감소하는 단계를 구비하는 것이 바람직하다.
본 발명에 따른 디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그 제어 방법은 상기 디지털 위상 동기 루프 회로가 오프(off) 상태에서 온(on) 상태로 변경되는 경우 빠르게 상기 기준 클럭 신호와 위상의 관계를 다시 설정할 수 있어 종래보다 위상 트랙킹(tracking) 시간을 감소할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로(PLL : Phase Locked Loop)(100)의 블록도이다.
도 1을 참조하면, 디지털 위상 동기 루프 회로(PLL)(100)는 디지털 위상 주파수 검출기(Digital Phase Frequency Detector)(110), 디지털 루프 필터(Digital Loop Filter)(120), 디지털 제어 발진기(Digital Controlled Oscillator)(130) 및 제어부(150)를 구비할 수 있다. 또한, 디지털 위상 동기 루프 회로(PLL)(100)는 분주기(Divider)(140), 지연부(160) 및 대역폭 제어부(170)를 더 구비할 수 있다.
디지털 위상 주파수 검출기(110)는 기준 클럭 신호(CLK_ref) 및 디지털 위상 동기 루프 회로(ADPLL)(100)의 출력 신호(CLK_vco)를 비교하여 위상차 및 주파수 차를 검출한다. 디지털 위상 동기 루프 회로(100)가 분주기(140)를 더 구비하는 경우에는, 디지털 위상 주파수 검출기(110)는 기준 클럭 신호(CLK_ref) 및 분주기(140)의 출력 신호(CLK_div)를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태의 위상 주파수 검출 신호를 출력한다. 디지털 위상 주파수 검출기(110)는 뱅뱅 디지털 위상 주파수 검출기(Bang-Bang Phase Frequency Detector)로 구현할 수 있다. 상기 뱅뱅 디지털 위상 주파수 검출기는 상기 위상차 및 주파수 차를 검출하여 바이너리 코드(binary code)로서 출력하는 디지털 위상 주파수 검출기의 일종으로서, 상기 뱅뱅 디지털 위상 주파수 검출기의 구조는 당해 기술분야에서 통상의 지식을 가진 자라면 알 수 있으므로 그 구조에 대한 상세한 설명은 생략한다.
디지털 루프 필터(120)는 상기 위상 주파수 검출 신호에 응답하여 디지털 형태의 제어 전압 신호를 출력한다. 즉, 디지털 위상 주파수 검출기(110)에서 출력한 상기 두 신호의 위상차 및 주파수 차에 해당하는 오차값이 상기 디지털 위상 동기 루프 회로(100)에서 허용하는 기준 오차값보다 큰 경우, 디지털 위상 주파수 검출 기(110)의 출력 신호를 제어하기 위한 디지털 형태의 제어 전압 신호(Vctrl)를 디지털 제어 발진기(130)로 출력한다.
디지털 제어 발진기(130)는 제어 전압 신호(Vctrl)에 응답하여 출력 신호(CLK_vco)의 위상 및 주파수를 제어하여 출력한다. 분주기(140)는 상기 출력 신호를 소정의 분주값으로 분주하여 디지털 위상 주파수 검출기(110)에 출력함으로서 반복적으로 기준 클럭 신호(CLK_ref)와 출력 신호(CLK_div)의 위상 및 주파수가 비교되도록 한다.
지연부(160)는 디지털 제어 발진기(130)의 출력 신호(CLK_vco)가 분주기(140)를 통과하면서 지연되는 정도만큼 기준 클럭 신호(CLK_ref)를 지연한다. 즉, 지연부(160)는 분주기(140)의 출력 신호(CLK_div)가 디지털 제어 발진기(130)의 출력 신호(CLK_vco)에 비하여 지연된 만큼 기준 클럭 신호(CLK_ref)를 지연한다.
도 1에는 도시하지 않았으나 디지털 위상 동기 루프 회로(100)는 DA 컨버터(Digital to Analog Converter)를 더 구비할 수 있다. 제어 전압 신호(Vctrl)는 디지털 형태의 신호이므로, 상기 DA 컨버터는 제어 전압 신호(Vctrl)를 아날로그 형태로 변경하여 디지털 제어 발진기(130)에 인가한다. 상기 DA 컨버터가 디지털 루프 필터(120)와 디지털 제어 발진기(130)에 사이에 구비될 수도 있고 디지털 제어 발진기(130)의 내부에 포함될 수도 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
제어부(150)는 온/오프 신호(ON/OFF) 및 기준 클럭 신호(CLK_ref)에 응답하 여 디지털 제어 발진기(130), 디지털 루프 필터(120) 및 분주기(140)를 제어한다. 즉, 제어부(150)는 디지털 위상 동기 루프 회로(PLL)(100)가 오프(off) 상태에서 온(on) 상태로 변경되는 경우, 온/오프 신호(ON/OFF)에 응답하여 디지털 제어 발진기(130)에 기준 클럭 신호(INJECTION)를 인가한다. 이하에서는, 제어부(150)에서 디지털 제어 발진기(130)로 출력하는 기준 클럭 신호(INJECTION)와 제어부(150)에 인가되는 기준 클럭 신호(CLK_ref)를 다르게 표시한다. 즉, 기준 클럭 신호(INJECTION)는 일정 시간 동안만 기준 클럭 신호(CLK_ref)를 그대로 또는 변형하여 제어부(150)를 통하여 디지털 제어 발진기(130)로 출력되는 신호이다. 기준 클럭 신호(INJECTION)는 기준 클럭 신호(CLK_ref)와 그 파형이 다르더라도 본질적으로 기준 클럭 신호(CLK_ref)에서 유래한 신호이다. 제어부(150)의 구체적인 동작은 도 4에서 상세하게 설명한다.
대역폭 제어부(170)는 디지털 위상 주파수 검출기(110)의 출력 신호, 즉 상기 위상 주파수 검출 신호의 대역폭(bandwidth)을 제어한다. 대역폭 제어부(170)는 상기 위상 주파수 검출 신호의 대역폭을 확장하고, 이후에 디지털 위상 동기 루프 회로(100)의 출력 신호, 즉 분주기(140)의 출력 신호(CLK_div)가 기준 클럭 신호(CLK_ref)와 교차하는 경우마다 상기 대역폭을 감소한다. 대역폭 제어부(170)의 구체적인 동작 역시 도 4에서 상세하게 설명한다.
도 2는 도 1의 디지털 제어 발진기(130)의 내부 회로를 도시한 도면이다.
도 1 및 도 2를 참조하면, 디지털 제어 발진기(130)는 직렬로 연결한 복수의 인버터로 표현할 수 있다. 디지털 위상 동기 루프 회로(100)가 오프(off) 상태에서 온(on) 상태로 변경되는 경우, 제어부(150)는 기준 클럭 신호(INJECTION)를 디지털 제어 발진기(130)의 출력단에 인가한다. 기준 클럭 신호(INJECTION)는 소정의 버퍼를 통하여 디지털 제어 발진기(130)의 출력단에 인가될 수 있다.
도 3은 도 1의 디지털 루프 필터(120)의 일 실시예를 도시한 블록도이다.
도 1 및 도 3을 참조하면, 디지털 루프 필터(120)는 서브 디지털 루프 필터(330), 비교기(340) 및 카운터(350)를 구비할 수 있다. 즉, 일반적인 디지털 위상 동기 루프 회로에 비교기(340) 및 카운터(350)를 부가함으로서 디지털 형태의 제어 전압 신호(Vctrl)를 출력할 수 있다. 도 3에서는 도 1에 도시하지 않았던 DA 컨버터(310)를 도시하였다. 앞서 설명한 바와 같이, DA 컨버터(310)는 도 3과 같이 디지털 루프 필터(120)와 디지털 제어 발진기(130) 사이에 구비될 수도 있고 디지털 제어 발진기(130)의 내부에 구비될 수도 있다.
서브 디지털 루프 필터(330)는 디지털 위상 동기 루프 회로의 디지털 루프 필터와 동일한 기능을 수행한다. 비교기(340)는 서브 디지털 루프 필터(330)의 출력 신호와 DA 컨버터(310)의 출력 신호를 비교하고, 카운터(350)는 비교기(340)의 출력 신호를 카운트함으로서 제어 전압 신호(Vctrl)는 디지털 형태를 가지게 된다.
도 3에서는 비교기(340) 및 카운터(350)를 구비하는 디지털 루프 필터(120)의 실시예에 대하여 설명하였으나, 다른 구성에 의할 경우에도 제어 전압 신호(Vctrl)를 디지털 형태로 변환할 수 있다면 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 4는 도 1의 디지털 위상 동기 루프 회로(100)의 동작에 사용되는 신호들 의 파형도이다.
도 5는 도 1의 디지털 위상 동기 루프 회로(100)의 제어 방법의 흐름도이다.
도 1, 도 4 및 도 5를 참조하면, 먼저, 디지털 위상 동기 루프 회로(100)가 온 상태인지 오프 상태인지 판단한다(S510 단계). 디지털 위상 동기 루프 회로(100)는 t1 시간까지 오프 상태이었다가 t1 시간에 온 상태로 변경된다. 즉, 온/오프 신호(ON/OFF)가 제 1 논리 상태인 경우 디지털 위상 동기 루프 회로(100)는 오프 상태이고 온/오프 신호(ON/OFF)가 제 2 논리 상태인 경우 디지털 위상 동기 루프 회로(100)는 온 상태이다. 이하에서 제 1 논리 상태는 논리 하이 상태를 의미하고 제 2 논리 상태는 논리 로우 상태를 의미한다. 다만, 제 1 논리 상태와 제 2 논리 상태가 반대의 논리 상태를 가지는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
디지털 위상 동기 루프 회로(100)가 오프 상태에서 온 상태로 변경되면 t1 시간에서 t2 시간까지 디지털 제어 발진기(130)는 이미 저장되어 있는 제어 전압값을 이용하여 주파수 락킹을 한다. 도 4에서는 기준 클럭 신호(CLK_ref)의 한 클럭에 해당하는 t1 시간에서 t2 시간까지 주파수 락킹을 하는 경우를 도시하고 있으나 더 오랜 시간동안 주파수 락킹을 하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 주파수 락킹을 위한 시간이 경과한 후, 제어부(150)는 디지털 제어 발진기(130)에 기준 클럭 신호(INJECTION)를 인가한다(S520 단계). 도 4에서는 t2 시간이 경과한 후 t3 시간에서 제어부(150)가 기준 클럭 신호(INJECTION)를 디지털 제어 발진기(130)에 인가하 는 경우를 도시하고 있다. 도 4에서 기준 클럭 신호(INJECTION)가 기준 클럭 신호(CLK_ref)와 논리 상태가 반대이고 위상이 동일한 경우를 도시하고 있다. 즉, 기준 클럭 신호(INJECTION)는 t2 시점에서 t3 시점 사이에서는 제 2 논리 상태이고 t3 시점에서 t4 시점 사이에서는 제 1 논리 상태이다. 다만, 상기의 경우는 일 실시예에 불과할 뿐, 기준 클럭 신호(INJECTION)가 기준 클럭 신호(CLK_ref)와 동일한 논리 상태를 가지고 위상이 동일한 신호인 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
또한, 도 4에서는 기준 클럭 신호(INJECTION)를 한 클럭만 인가하여 기준 클럭 신호(CLK_ref)와 위상의 관계를 설정하고 있으나, 기준 클럭 신호(INJECTION)를 두 클럭 이상으로 하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
기준 클럭 신호(INJECTION)를 인가한 후, 즉 t4 시간에는 홀드 신호(HOLD) 및 리셋 신호(RESET)가 제 1 논리 상태에서 제 2 논리 상태로 변경된다. 홀드 신호(HOLD)는 제 1 논리 상태의 경우 디지털 루프 필터(120)를 오프시키고 제 2 논리 상태의 경우 디지털 루프 필터(120)를 온 시킨다. 리셋 신호(RESET)는 제 1 논리 상태의 경우 분주기(160)를 오프 시키고 제 2 논리 상태의 경우 분주기(140)를 온 시킨다. 따라서, 디지털 루프 필터(120)와 분주기(160)는 오프 상태를 유지하다가 디지털 제어 발진기(130)에 기준 클럭 신호(INJECTION)가 인가된 t4 시점 이후부터 디지털 루프 필터(120)와 분주기(160)는 온 상태로 변경된다. 즉, t4 시점이후에 디지털 루프 필터(120)는 디지털 형태의 제어 전압 신호(Vctrl)를 출력하고, 분주 기(140)는 출력 신호(CLK_div)를 디지털 위상 주파수 검출기(110)로 출력한다. t4 시점에서 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)간의 위상 관계가 설정되었다.
그러나, 이 경우 계속하여 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)의 위상이 매칭되지 않고 어긋나는 경우가 발생할 수 있다. 따라서, 대역폭 제어부(170)는 디지털 위상 주파수 검출기(110)의 출력 신호인 상기 위상 주파수 검출 신호의 대역폭을 확장한다(S530 단계). 즉, t5 시점에서 상기 위상 주파수 검출 신호는 제 2 논리 상태에서 제 1 논리 상태로 변경된다. t5 시점에서 상기 위상 주파수 검출 신호의 대역폭을 4배 확장한 경우라고 하면, t5 시점 이후부터 t6 시점 이전까지 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)는 교차하지 않는다. 그러나, t6 시점에서는 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)가 교차하였으므로, t6 시점에서 상기 위상 주파수 검출 신호의 대역폭을 감소시킨다(S540 단계). t6 시점에서 상기 위상 주파수 검출 신호의 대역폭을 4배에서 2배로 감축한 경우라고 하면, t6 시점 이후부터 t7 시점 이전까지 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)는 교차하지 않는다. 그러나, t7 시점에서는 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)가 교차하였으므로, t7 시점에서 상기 위상 주파수 검출 신호의 대역폭을 다시 감소시킨다(S540 단계). t6 시점에서 상기 위상 주파수 검출 신호의 대역폭을 2배에서 1배로 감축한 경우라고 하면, 이후에 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)의 위상이 계속하여 매칭되고 있는 것을 알 수 있다. 이와 같이 상기 위상 주파수 검출 신호의 대역폭을 확장하였다가, 이후 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)가 교차하는 경우마다 상기 위상 주파수 검출 신호의 대역폭을 감소시킴으로서, 분주기(140)의 출력 신호(CLK_div)와 기준 클럭 신호(CLK_ref)의 위상을 매칭시킬 수 있다.
다만, 도 4에서는 상기 위상 주파수 검출 신호의 대역폭을 4배에서 2배, 1배로 감축하는 경우에 대하여 도시하고 있으나, 다른 크기로 확장하거나 감축하는 경우(예를 들어, 상기 위상 주파수 검출 신호의 대역폭을 8배로 확장한 후 4배, 2배, 1로 감축하는 경우)에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop)의 블록도이다.
도 2는 도 1의 디지털 제어 발진기의 내부 회로를 도시한 도면이다.
도 3은 도 1의 디지털 루프 필터의 일 실시예를 도시한 블록도이다.
도 4는 도 1의 디지털 위상 동기 루프 회로의 신호들의 파형도이다.
도 5는 도 1의 디지털 위상 동기 루프 회로의 제어 방법의 흐름도이다.

Claims (21)

  1. 디지털 코드로 제어하는 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop)에 있어서,
    기준 클럭 신호 및 상기 디지털 위상 동기 루프 회로의 출력 신호를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태로서 출력하는 디지털 위상 주파수 검출기;
    상기 디지털 위상 주파수 검출기의 출력 신호를 수신하여 디지털 형태의 제어 전압 신호를 출력하는 디지털 루프 필터;
    상기 제어 전압 신호를 수신하여 상기 디지털 위상 동기 루프 회로의 출력단 및 상기 디지털 위상 주파수 검출기로 출력하는 디지털 제어 발진기; 및
    상기 디지털 위상 동기 루프 회로의 온(on) 상태 또는 오프(off) 상태에 대응하는 온/오프 신호 및 상기 기준 클럭 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호의 인가 여부를 결정하는 제어부를 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  2. 제1항에 있어서, 상기 제어부는,
    상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 인가하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  3. 제1항에 있어서, 상기 제어부는,
    상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호가 인가되고 주파수 락킹을 위한 소정의 시간이 경과한 후, 상기 기준 클럭 신호가 상기 디지털 제어 발진기에 입력되도록 제어하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  4. 제1항에 있어서, 상기 제어부는,
    상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호가 인가되고 상기 기준 클럭 신호가 한 클럭 경과한 후, 상기 기준 클럭 신호가 상기 디지털 제어 발진기에 입력되도록 제어하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  5. 제1항에 있어서, 상기 제어부는,
    상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 한 클럭만 인가하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  6. 제1항에 있어서, 상기 디지털 위상 동기 루프 회로는,
    상기 디지털 위상 주파수 검출기의 출력 신호의 대역폭(bandwidth)을 제어하 는 대역폭 제어부를 더 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  7. 제6항에 있어서, 상기 대역폭 제어부는,
    상기 디지털 위상 주파수 검출기의 출력 신호의 대역폭을 확장하고, 상기 디지털 위상 동기 루프 회로의 출력 신호가 상기 기준 클럭 신호와 교차하는 경우마다 상기 대역폭을 감소하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  8. 제6항에 있어서, 상기 대역폭 제어부는,
    상기 디지털 루프 필터를 제어하여 상기 디지털 위상 동기 루프 회로의 출력 신호의 대역폭(bandwidth)을 제어하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  9. 제6항에 있어서, 상기 디지털 위상 주파수 검출기는,
    뱅뱅 디지털 위상 주파수 검출기(Bang-Bang Phase Frequency Detector)인 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  10. 제6항에 있어서, 상기 대역폭 제어부는,
    상기 제어부가 상기 디지털 위상 동기 루프 회로의 온 상태에 대응하는 상기 온/오프 신호에 응답하여 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 인가한 이후부터 동작하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  11. 제1항에 있어서, 상기 제어부는,
    상기 디지털 제어 발진기에 상기 기준 클럭 신호가 인가될 때까지 상기 디지털 루프 필터가 오프 상태이고, 상기 디지털 제어 발진기에 상기 기준 클럭 신호가 인가된 이후부터 상기 디지털 루프 필터가 온 상태가 되도록 상기 디지털 루프 필터를 제어하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  12. 제1항에 있어서, 상기 디지털 위상 동기 루프 회로는,
    상기 출력 신호를 분주하여 상기 디지털 위상 주파수 검출기로 출력하는 분주기를 더 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  13. 제12항에 있어서, 상기 제어부는,
    상기 디지털 제어 발진기에 상기 기준 클럭 신호가 인가될 때까지 상기 분주기가 오프 상태이고, 상기 디지털 제어 발진기에 상기 기준 클럭 신호가 인가된 이후부터 상기 분주기가 온 상태가 되도록 상기 분주기를 제어하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  14. 제12항에 있어서, 상기 디지털 위상 동기 루프 회로는,
    상기 분주기에 의한 상기 출력 신호의 지연량만큼 상기 기준 클럭 신호를 지연하여 상기 디지털 위상 주파수 검출기로 출력하는 지연부를 더 구비하는 것을 특 징으로 하는 디지털 위상 동기 루프 회로.
  15. 제1항에 있어서, 상기 디지털 위상 동기 루프 회로는,
    상기 디지털 형태의 제어 전압 신호를 아날로그 형태로 변환하여 상기 디지털 제어 발진기로 출력하는 DA 컨버터를 더 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  16. 제15항에 있어서, 상기 디지털 루프 필터는,
    상기 디지털 위상 주파수 검출기의 출력 신호에 응답하여 제어 전압 신호를 출력하는 서브 디지털 루프 필터;
    상기 제어 전압 신호와 상기 DA 컨버터의 출력 신호를 비교하는 비교기;
    상기 비교기의 출력신호를 카운트하여 상기 디지털 형태의 제어 전압 신호를 출력하는 카운터를 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로.
  17. 디지털 제어 발진기를 구비하는 디지털 위상 동기 루프 회로(All Digital Phase Locked Loop)를 제어 하는 방법에 있어서,
    상기 디지털 위상 동기 루프 회로가 온 상태인지 오프 상태인지 판단하는 단계; 및
    상기 디지털 위상 동기 루프 회로가 오프 상태에서 온 상태로 변경되는 경우, 상기 디지털 제어 발진기에 기준 클럭 신호를 인가하는 단계를 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로의 제어 방법.
  18. 제1항에 있어서, 상기 기준 클럭 신호를 인가하는 단계는,
    상기 디지털 위상 동기 루프 회로가 오프 상태에서 온 상태로 변경되고 주파수 락킹을 위한 소정의 시간이 경과한 후 상기 디지털 제어 발진기에 상기 기준 클럭 신호를 인가하는 단계를 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로의 제어 방법.
  19. 제1항에 있어서, 상기 디지털 위상 동기 루프 회로의 제어 방법은,
    상기 기준 클럭 신호 및 상기 디지털 위상 동기 루프 회로의 출력 신호를 비교하여 위상차 및 주파수 차를 검출하여 디지털 형태의 위상 주파수 검출 신호를 출력하는 단계; 및
    상기 위상 주파수 검출 신호의 대역폭(bandwidth)을 제어하는 단계를 더 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로의 제어 방법.
  20. 제19항에 있어서, 상기 대역폭을 제어하는 단계는,
    상기 위상 주파수 검출 신호의 대역폭을 확장하는 단계; 및
    상기 디지털 위상 동기 루프 회로의 출력 신호와 상기 기준 클럭 신호가 교차하는 경우마다 상기 대역폭을 감소하는 단계를 구비하는 것을 특징으로 하는 디지털 위상 동기 루프 회로의 제어 방법.
  21. 제19항에 있어서, 상기 대역폭을 제어하는 단계는,
    상기 디지털 제어 발진기에 기준 클럭 신호를 인가한 이후에 상기 위상 주파수 검출 신호의 대역폭(bandwidth)을 제어하는 단계인 것을 특징으로 하는 디지털 위상 동기 루프 회로의 제어 방법.
KR1020080029823A 2007-10-01 2008-03-31 디지털 코드로 제어하는 디지털 위상 동기 루프 회로 및 그제어 방법 KR20090033783A (ko)

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066543B1 (ko) * 2009-08-14 2011-09-21 한국 천문 연구원 표준시각 동기용 고정밀 클록 발생장치 및 방법
KR101101447B1 (ko) * 2009-12-04 2012-01-03 한국과학기술원 루프지연을 개선한 디지털 위상고정루프
KR101278109B1 (ko) * 2012-04-19 2013-06-24 서울대학교산학협력단 낮은 롱텀 지터를 갖는 디지털 위상 고정 루프
KR101328372B1 (ko) * 2012-02-27 2013-11-11 삼성전기주식회사 전폭 디지털 위상 제어기 및 방법
KR20140132539A (ko) * 2013-05-08 2014-11-18 삼성전자주식회사 멀티-인버터 스테이지를 갖는 디지털 제어 오실레이터와 이를 포함하는 장치들
KR101494515B1 (ko) * 2013-04-22 2015-02-23 고려대학교 산학협력단 디지털 위상 고정 루프 회로
US9077351B2 (en) 2013-03-13 2015-07-07 Samsung Electronics Co., Ltd. All-digital phase-locked loop for adaptively controlling closed-loop bandwidth, method of operating the same, and devices including the same
WO2017099368A1 (ko) * 2015-12-09 2017-06-15 한양대학교 산학협력단 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
US11509314B2 (en) 2020-07-30 2022-11-22 Silicon Works Co., Ltd. All-digital phase-locked loop
KR20220169144A (ko) * 2021-06-18 2022-12-27 중앙대학교 산학협력단 전압제어발진기

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066543B1 (ko) * 2009-08-14 2011-09-21 한국 천문 연구원 표준시각 동기용 고정밀 클록 발생장치 및 방법
KR101101447B1 (ko) * 2009-12-04 2012-01-03 한국과학기술원 루프지연을 개선한 디지털 위상고정루프
KR101328372B1 (ko) * 2012-02-27 2013-11-11 삼성전기주식회사 전폭 디지털 위상 제어기 및 방법
KR101278109B1 (ko) * 2012-04-19 2013-06-24 서울대학교산학협력단 낮은 롱텀 지터를 갖는 디지털 위상 고정 루프
US9077351B2 (en) 2013-03-13 2015-07-07 Samsung Electronics Co., Ltd. All-digital phase-locked loop for adaptively controlling closed-loop bandwidth, method of operating the same, and devices including the same
KR101494515B1 (ko) * 2013-04-22 2015-02-23 고려대학교 산학협력단 디지털 위상 고정 루프 회로
KR20140132539A (ko) * 2013-05-08 2014-11-18 삼성전자주식회사 멀티-인버터 스테이지를 갖는 디지털 제어 오실레이터와 이를 포함하는 장치들
WO2017099368A1 (ko) * 2015-12-09 2017-06-15 한양대학교 산학협력단 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
US10382046B2 (en) 2015-12-09 2019-08-13 Industry-University Cooperation Foundation Hanyang University Digital phase locked loop
US11509314B2 (en) 2020-07-30 2022-11-22 Silicon Works Co., Ltd. All-digital phase-locked loop
KR20220169144A (ko) * 2021-06-18 2022-12-27 중앙대학교 산학협력단 전압제어발진기

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