CN105071799A

CN105071799A - 一种采用新型错误锁定检测电路的延迟锁相环

Info

Publication number: CN105071799A
Application number: CN201510515723.XA
Authority: CN
Inventors: 吴金; 张有志; 江琦; 李文波; 赵荣琦; 郑丽霞; 孙伟锋
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2015-08-21
Filing date: 2015-08-21
Publication date: 2015-11-18

Abstract

本发明公开了一种采用新型错误锁定检测电路的延迟锁相环，包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器及电压控制延迟线，错误锁定检测电路检测电压控制延迟线的各输出相位时钟，并将检测信号输入鉴相器，向电荷泵输出充放电控制信号。本发明提供的延迟锁相环解决了传统延迟锁相环在宽频范围存在谐波锁定问题，能够消除谐波锁定且提供具有固定延时的多相位输出。

Description

一种采用新型错误锁定检测电路的延迟锁相环

技术领域

本发明涉及时钟信号产生电路，尤其涉及一种采用新型错误锁定检测电路的延迟锁相环。

背景技术

随着集成电路芯片在单位时间内处理数据量的不断增大，要求芯片内部信号处理的速度相应增加，即时钟频率需要不断增加，因此作为数字集成电路芯片中的关键核心模块时钟电路，自身的性能指标直接影响着整体芯片性能的实现。为了满足用户对于芯片功能多样化的需求，出于降低成本的考虑越来越多的模块电路被集成在同一块芯片上。由于PCB成本与技术的限制，片外时钟难为芯片产生其所需较高频率的时钟，因此在芯片内部设计时钟电路成为一种必然。

锁相环(Phase-LockedLoop，PLL)技术常被用于产生片内高频时钟，同时PLL可以消除时钟延时。过去的二十年里大多数时钟电路都是基于PLL，随着时钟频率的增加，时钟抖动成为决定时钟电路性能的重要限制因素。PLL其内部模块压控振荡器(VoltageControlledOscillator，VCO)存在的抖动累积，因此更容易受到电源与衬底噪声的影响。

与锁相环相比，延迟锁相环(Delay-LockedLoop，DLL)利用开环级联压控延迟线(VoltageControlledDelayLine，VCDL)代替了PLL中闭环连接的VCO，因此输入到DLL的噪声会在VCDL末端消失，不会引起抖动的累积。因此对于较为理想的参考时钟(抖动较小)，DLL输出时钟能够保持输入时钟的优异性能。此外相比于PLL，DLL还存在诸如更好的环路稳定性，更简单的电路结构以及更快的锁定时间等优点，受到越来越多的关注与实际应用。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种采用新型错误锁定检测电路的延迟锁相环，以解决传统延迟锁相环的错误锁定问题，保证正确锁定时间，并且具有较小的锁定误差。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种采用新型错误锁定检测电路的延迟锁相环，其特征在于：包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器和电压控制延迟线，其中：所述错误锁定检测电路：检测电压控制延迟线输出的各相位时钟信号，并根据各相位时钟信号的相位关系将检测信号输入鉴相器；所述鉴相器：根据参考时钟信号、反馈时钟信号和错误锁定检测电路输出的检测信号向电荷泵输出充电或放电信号，包括UP、UPb、DN、DNb控制信号；所述电荷泵：根据鉴相器输出的充电或放电信号控制低通滤波器充放电，从而控制电压升高或降低，实现对电压的控制并将控制电压信号输出给电压控制延迟线；所述低通滤波器：为电容，电容一端与控制电压连接，电容另一端与地线连接；所述电压控制延迟线：接收参考时钟信号和控制电压信号，并根据对应于控制电压信号的延迟时间来延迟参考时钟信号，输出多相位时钟信号，将各相位时钟信号输出给错误锁定检测电路，将第0级相位时钟信号和第8级相位时钟信号输出给鉴相器；电压控制延迟线包括差分延迟单元。

具体的，所述错误锁定检测电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一或非门、第一与门、第二与门、第三与门、第四与门、第五与门和第一或门，各个D触发器的时钟输入端接电压控制延迟线输出的第0级相位时钟信号OUT₀，OUT₀采用各个D触发器对电压控制延迟线输出的前6级相位时钟信号OUT₁～OUT₆进行采样，各个D触发器的输出信号经过不同组合逻辑生成under信号和over信号输出给鉴相器，当OUT₀占空比由40％变化到60％时，可以保证电压控制延迟线延迟处于能够正确锁定范围。

所述错误锁定检测电路对电压控制延迟线输出的相位时钟信号上升沿进行检测：当参考时钟信号和反馈时钟信号的相位差大于1.5个时钟周期T时，错误锁定检测电路输出的over信号为高电平；当参考时钟信号和反馈时钟信号的相位差小于0.5个时钟周期T时，错误锁定检测电路输出的under信号为高电平；当参考时钟信号和反馈时钟信号的相位差在0.5T～1.5T范围内，错误锁定检测电路输出的under信号和over信号均为低电平。

所述电荷泵中，控制开关采用全差分传输门代替传统的单个MOS管器件，全差分传输门采用互补型MOS管结构，以减小开关导通电阻随输入电压的变化，并且可根据PMOS管和NMOS管空穴、电子迁移率不同，对PMOS管和NMOS管的宽长比进行优化调整，从而减小电荷注入效应的影响；通过减小偏置电路经过电流镜拷贝的充放电电流，以减小电荷泵CP失配电流值，最终降低电流失配引起的输出相位误差。

有益效果：本发明提供的采用新型错误锁定检测电路的延迟锁相环，通过采用错误锁定检测电路的延迟锁相环能够解决现有的延迟锁相环在宽频范围存在谐波锁定问题，能够消除谐波锁定且提供具有固定延时的多相位输出；通过采用本发明的电荷泵能够实现较高的锁定精度。

附图说明

图1为现有延迟锁相环的***框图；

图2为现有延迟锁相环出现谐波锁定的波形图；

图3为本发明延迟锁相环的***框图；

图4为本发明延迟锁相环的工作时序图波形图；

图5为本发明延迟锁相环电路中错误锁定检测电路的原理图；

图6为本发明延迟锁相环中电荷泵的电路原理图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

一种采用新型错误锁定检测电路的延迟锁相环的***框图如图3，其工作时序图如图4；该延迟锁相环包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器和电压控制延迟线，电压控制延迟线包括差分到单端转换电路，电压控制延迟线VCDL将相位时钟信号OUT₀～OUT₆输入错误锁定检测电路，将第0级相位时钟信号OUT₀作为鉴相器PFD的参考时钟输入鉴相器，将最后一级相位时钟OUT₈作为反馈时钟输入鉴相器；错误锁定检测电路用于根据输入的相位时钟信号OUT₀～OUT₆向电荷泵输出under信号或over信号；鉴相器用于根据输入的参考时钟、反馈时钟及under信号或over信号，并通过输出缓冲电路向电荷泵CP输出UP、UPb及DN、DNb信号；电荷泵CP用于根据输入的UP、UPb及DN、DNb信号控制低通滤波器充放电，从而使控制电压Vctrl升高或降低，控制电压Vctrl输出给电压控制延迟线VCDL；电压控制延迟线VCDL用于根据输入的参考时钟及控制电压Vctrl输出多级相位时钟给错误锁定检测电路及鉴相器。

本发明错误锁定检测电路的电路原理图如图5，包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一或非门、第一与门、第二与门、第三与门、第四与门、第五与门、第一或门；各触发器的时钟输入端接收电压控制延迟线输出的第0级相位时钟信号OUT₀，OUT₀采用各D触发器对电压控制延迟线输出的前6级相位输出信号OUT₁～OUT₆进行采样，各个D触发器的输出Q1～Q6输入第一或非门，第一或非门的输出作为under信号，第一D触发器的输出Q1及第二D触发器的输出输入第一与门，第二D触发器的输出Q2及第三D触发器的输出输入第二与门，第三D触发器的输出Q3及第四D触发器的输出输入第三与门，第四D触发器的输出Q4及第五D触发器的输出输入第四与门，第五D触发器的输出Q5及第六D触发器的输出输入第五与门，第一与门、第二与门、第三与门、第四与门、第五与门的输出端与第一或门连接，第一或门的输出作为over信号。错误锁定检测电路的输出端under或over信号与鉴相器输入端连接。

其中，错误锁定检测电路对电压控制延迟线的输出相位时钟上升沿进行检测，当参考时钟和反馈时钟的相位差大于1.5个时钟周期T时，错误锁定检测电路输出over信号为高电平；当参考时钟和反馈时钟的相位差小于0.5个时钟周期T时，错误锁定检测电路输出under信号为高电平。

图6为延迟锁相环中电荷泵电路的电路图。如图6所示，本发明电荷泵电路中控制开关采用全差分传输门结构，与单个MOS器件用作开关相比，全差分传输门采用互补型MOS管结构，可减小开关导通电阻随输入电压的变化，并且可根据PMOS管和NMOS管空穴、电子迁移率不同，对PMOS管和NMOS管的宽长比优化调整，使PMOS管和NMOS管注入到低通滤波器的电荷量近似相同，使这两种载流子进一步相互抵消，从而减小电荷注入效应的影响。

图6为延迟锁相环中电荷泵电路的电路图。如图6所示，图中虚线部分包含二极管连接的MOS管M5、M6，以及由信号UP、UPb、DN、DNb控制的传输门TG5与TG6。当UP与DN信号同时有效时，传输门TG5与TG6同时导通，晶体管M5、M6同时起作用，从而使得从偏置电路通过电流镜拷贝的充放电电流进一步减小，从而减小了电荷泵CP失配电流值，最终降低电流失配引起的输出相位误差。此外，MOS管M3、M4作为控制电荷泵CP充放电的开关管，减小了因开关导通速度失配引起的输出相位误差。并且此结构中存在的状态跳变开关管M3、M4以及传输门TG5、TG6并不在输出支路上，因此电荷泵CP电路电荷注入与时钟馈通影响大大减小。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种采用新型错误锁定检测电路的延迟锁相环，其特征在于：包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器和电压控制延迟线，其中：所述错误锁定检测电路：检测电压控制延迟线输出的各相位时钟信号，并根据各相位时钟信号的相位关系将检测信号输入鉴相器；所述鉴相器：根据参考时钟信号、反馈时钟信号和错误锁定检测电路输出的检测信号向电荷泵输出充电或放电信号；所述电荷泵：根据鉴相器输出的充电或放电信号控制低通滤波器充放电，对电压进行控制并将控制电压信号输出给电压控制延迟线；所述电压控制延迟线：接收参考时钟信号和控制电压信号，并根据对应于控制电压信号的延迟时间来延迟参考时钟信号，输出多相位时钟信号。

2.根据权利要求1所述的采用新型错误锁定检测电路的延迟锁相环，其特征在于：所述错误锁定检测电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一或非门、第一与门、第二与门、第三与门、第四与门、第五与门和第一或门，各个D触发器的时钟输入端接电压控制延迟线输出的第0级相位时钟信号OUT₀，OUT₀采用各个D触发器对电压控制延迟线输出的前6级相位时钟信号OUT₁～OUT₆进行采样，各个D触发器的输出信号经过不同组合逻辑生成under信号和over信号输出给鉴相器，当OUT₀占空比由40％变化到60％时，可以保证电压控制延迟线延迟处于能够正确锁定范围。

3.根据权利要求2所述的采用新型错误锁定检测电路的延迟锁相环，其特征在于：所述错误锁定检测电路对电压控制延迟线输出的相位时钟信号上升沿进行检测：当参考时钟信号和反馈时钟信号的相位差大于1.5个时钟周期T时，错误锁定检测电路输出的over信号为高电平；当参考时钟信号和反馈时钟信号的相位差小于0.5个时钟周期T时，错误锁定检测电路输出的under信号为高电平；当参考时钟信号和反馈时钟信号的相位差在0.5T～1.5T范围内，错误锁定检测电路输出的under信号和over信号均为低电平。

4.根据权利要求3所述的采用新型错误锁定检测电路的延迟锁相环，其特征在于：所述电荷泵中，控制开关采用全差分传输门，全差分传输门采用互补型MOS管结构。

5.根据权利要求3所述的采用新型错误锁定检测电路的延迟锁相环，其特征在于：当鉴相器接收到under为高电平时，鉴相器输出UP信号为高电平，控制电荷泵充电增加延迟；当鉴相器接收到over为高电平时，鉴相器输出DN信号为高电平，控制电荷泵放电减小延迟；当鉴相器接收到under及over均为低电平时，鉴相器通过参考时钟信号和反馈时钟信号相位差，输出控制信号，对电压进行控制，通过控制电压信号控制电压控制延迟线的延迟。