JP4545985B2 - ロック検出回路および位相同期ループ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、位相同期ループ回路（以下、ＰＬＬ（Phase Locked Loop）回路と称する）に関し、特に、入力信号と出力信号との位相差が所定の値以下であるかどうかを常時検出して出力するロック検出回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路においては、帰還する出力信号の位相が入力信号の位相に同期するまでに時間がかかる。そのため、入力信号と帰還する出力信号との位相差が所定の値以下になったかどうかを検出するために、位相同期を監視するロック検出回路がしばしばＰＬＬ回路に設けられる。また、ロック検出回路を設けることにより、外乱等によってＰＬＬ回路の動作中に位相差が所定の値以上に開いたかどうかを検出することも可能となる。
【０００３】
さて、ロック検出回路を備えるＰＬＬ回路の従来例として、例えば特開平１０−７０４５７号公報に記載の技術が存在する。図１８は、上記公報に記載のＰＬＬ回路の構成を示す図である。
【０００４】
図１８において、このＰＬＬ回路は、入力信号ｆ１と、分周された出力信号である帰還信号ｆ２との位相比較を行う位相比較回路１、位相比較回路１の出力に応じてパルス幅を変化させてパルスを出力するチャージポンプ回路２、チャージポンプ回路２の出力パルスを積分してアナログ電圧信号Ｖｃとして出力するループフィルタ回路３、アナログ電圧信号Ｖｃの値に応じて発振周波数を変化させ、出力信号ｆｏを出力する電圧制御発振回路４、出力信号ｆｏを分周して帰還信号ｆ２を出力する分周回路５、および、入力信号ｆ１と帰還信号ｆ２とが位相同期しているかどうかを位相比較回路１からの出力信号Ｐｕ，Ｐｄにより検出するロック検出回路９を備えている。
【０００５】
なお、電圧制御発振回路４は例えばリングカウンタで構成される。そして、リングカウンタには、ループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられ、リングカウンタの発振周波数はアナログ電圧信号Ｖｃの値に応じて変化する。
【０００６】
このＰＬＬ回路においては、帰還信号ｆ２が入力信号ｆ１に同期するように制御される。そして、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも遅れている時は、その位相差に応じた幅のパルス信号が出力信号Ｐｕとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって上昇する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も上昇し、帰還信号ｆ２の位相を早める。
【０００７】
一方、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも進んでいる時は、その位相差に応じた幅のパルス信号が出力信号Ｐｄとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって下降する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も下降し、帰還信号ｆ２の位相を遅くする。
【０００８】
なお、位相比較回路１の出力信号Ｐｕは、入力信号ｆ１のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。また、位相比較回路１の出力信号Ｐｄは、帰還信号ｆ２のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。そして、出力信号Ｐｕ，Ｐｄのうち遅くＨｉに変化した方は、立ち上がり後すぐにＬｏｗに立ち下がり、かつ、早くＨｉに変化した方も、遅くＨｉに変化した方の立ち下がりとともにＬｏｗに変化する。
【０００９】
さて、ロック検出回路９は、位相比較回路１からの出力信号Ｐｕ，Ｐｄが入力され、両者の排他的論理和を反転して出力する排他的ＮＯＲ回路６、排他的ＮＯＲ回路６の出力信号Ｐｃを遅延して出力する遅延回路７、および、Ｄフリップフロップ回路８を備えている。Ｄフリップフロップ回路（以下、Ｄ−ＦＦ回路と称する）８は、排他的ＮＯＲ回路６の出力信号Ｐｃが入力されるクロック入力端Ｔ、遅延回路７の出力信号Ｐａが入力される信号入力端Ｄ、および、ロック検出信号ＳＬを出力する出力端Ｑを備えている。
【００１０】
なお、遅延回路７は例えばリングカウンタで構成され、リングカウンタにはループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられる。そして、リングカウンタを構成する各遅延段の遅延量は、アナログ電圧信号Ｖｃの値に応じて変化する。
【００１１】
図１９および図２０は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。図１９は入力信号ｆ１の位相が帰還信号ｆ２の位相よりも進んでいる場合（すなわち非同期の場合）を示し、図２０は、入力信号ｆ１の位相が帰還信号ｆ２の位相とほぼ一致している場合（すなわち同期の場合）を示している。
【００１２】
排他的ＮＯＲ回路６は、帰還信号ｆ２および入力信号ｆ１の遅速に関わらず、両者の位相差に応じたパルス幅Ｐｗ１のパルス信号Ｐｃを、位相比較回路１の出力信号Ｐｕ，Ｐｄを用いて生成し、出力する（なお、図２０においては、ほぼ同期とみなせるが、出力信号Ｐｕ，Ｐｄの立ち上がりに若干の位相差があるものとする）。また、遅延回路７はパルス信号Ｐｃを所定の時間Ｔｄ１だけ遅らせたパルス信号Ｐａを出力する。
【００１３】
Ｄ−ＦＦ回路８は、パルス信号ＰｃのＬｏｗからＨｉへの遷移時にパルス信号Ｐａの状態を取り込み、パルス信号ＰａがＨｉであればＨｉを、パルス信号ＰａがＬｏｗであればＬｏｗを、ロック検出信号ＳＬとして出力する。
【００１４】
パルス信号Ｐｃのパルス幅Ｐｗ１が遅延回路７の遅延時間Ｔｄ１よりも大きい時は、パルス信号ＰｃのＬｏｗレベルからＨｉレベルへの遷移時ｔ０にパルス信号ＰａがＬｏｗレベルの状態にあるので、Ｄ−ＦＦ回路８はＬｏｗの状態を取り込む。その結果、Ｄ−ＦＦ回路８はロック検出信号ＳＬとして位相の非同期を示すＬｏｗレベルを出力する。
【００１５】
一方、パルス信号Ｐｃのパルス幅Ｐｗ１が遅延回路７の遅延時間Ｔｄ１よりも小さい時は、パルス信号ＰｃのＬｏｗレベルからＨｉレベルへの遷移時ｔ１にパルス信号ＰａがＨｉレベルの状態にあるので、Ｄ−ＦＦ回路８はＨｉの状態を取り込む。その結果、Ｄ−ＦＦ回路８はロック検出信号ＳＬとして位相の同期を示すＨｉレベルを出力する。
【００１６】
以上のようにして、ロック検出回路９は、遅延時間Ｔｄ１を基準として位相の同期、非同期を検出する。
【００１７】
さて、図２１は、特開昭５６−１６９９３１号公報や米国特許４，３２２，６４３号で開示されている位相比較回路１の一構成例を示す回路図である。位相比較回路１は、インバータ回路４０〜４３、２入力ＮＡＮＤ回路４６〜５１、３入力ＮＡＮＤ回路５２，５３、および、４入力ＮＡＮＤ回路５６で構成される。この回路においては、入力信号ｆ１および帰還信号ｆ２がともにＬｏｗの状態にあるとき、出力信号Ｐｕ，ＰｄはいずれもＬｏｗの状態にある。
【００１８】
先に入力信号ｆ１がＬｏｗからＨｉへと遷移すると、インバータ回路４０、２入力ＮＡＮＤ回路４６、３入力ＮＡＮＤ回路５２、インバータ回路４２の順に信号変化が伝搬して、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして、入力信号ｆ１に遅れて帰還信号ｆ２がＬｏｗからＨｉへと遷移すると、インバータ回路４１、２入力ＮＡＮＤ回路４７、３入力ＮＡＮＤ回路５３、インバータ回路４３の順に信号変化が伝搬して、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして続いて、インバータ回路４１、２入力ＮＡＮＤ回路４７、４入力ＮＡＮＤ回路５６、３入力ＮＡＮＤ回路５２，５３、インバータ回路４２，４３の順に信号変化が伝搬して、出力信号Ｐｕ，Ｐｄが共にＨｉからＬｏｗへと変化する。
【００１９】
一方、先に帰還信号ｆ２がＬｏｗからＨｉへ遷移すると、インバータ回路４１、２入力ＮＡＮＤ回路４７、３入力ＮＡＮＤ回路５３、インバータ回路４３の順に信号変化が伝搬して、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして、帰還信号ｆ２に遅れて入力信号ｆ１がＬｏｗからＨｉへと遷移すると、インバータ回路４０、２入力ＮＡＮＤ回路４６、３入力ＮＡＮＤ回路５２、インバータ回路４２の順に信号変化が伝搬して、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして続いて、インバータ回路４０、２入力ＮＡＮＤ回路４６、４入力ＮＡＮＤ回路５６、３入力ＮＡＮＤ回路５２，５３、インバータ回路４２，４３の順に信号変化が伝搬して、出力信号Ｐｕ，Ｐｄを共にＨｉからＬｏｗへ変化させる。
【００２０】
以上の構成により、位相比較回路１において、入力信号ｆ１と帰還信号ｆ２の立ち上がり位相の差に応じた幅のパルス信号たる出力信号Ｐｕ，Ｐｄが生成される。
【００２１】
【発明が解決しようとする課題】
従来のＰＬＬ回路は上記のような構成であるので、以下の３つの課題があった。
【００２２】
（１）入力信号ｆ１と帰還信号ｆ２とが位相同期に近づくと位相差が微小になり、パルス信号Ｐｃのパルス幅Ｐｗ１が狭くなるので、Ｄ−ＦＦ回路８がパルス信号Ｐａの状態を正しく取り込めない場合がある。例えば、図２０においてパルス信号Ｐｃが出力信号Ｐｕ，Ｐｄを受けてアクティブになったにもかかわらず、そのパルス幅Ｐｗ１が狭くてＤ−ＦＦ回路８がアクティブになったことを認識できないために、ロック検出信号ＳＬをＬｏｗレベルに保ってしまうことがある。
すなわち、ロック検出信号として誤った内容を出力する可能性がある。
【００２３】
（２）同期状態で入力信号ｆ１が突然停止した場合（回路基板上での接触不良や断線等、何らかの理由で入力信号ｆ１の入力が妨げられた場合）、パルス信号Ｐｃのパルス幅Ｐｗ１は広がり続ける（図２２、なお、図２２では時点ＬＰにおいて入力信号ｆ１が停止した場合を示している）。その結果、パルス信号ＰｃのＬｏｗからＨｉへの遷移が起きず、Ｄ−ＦＦ回路８は位相同期でないにもかかわらず位相同期を示すＨｉレベルをロック検出信号ＳＬに出し続けたままとなる。
【００２４】
（３）ＰＬＬ回路は、出力信号が入力信号に同期する過程において瞬時的に位相差が０となる場合があるが、このような場合もパルス信号Ｐｃのパルス幅は狭くなるので、同期が完了していないにもかかわらず位相同期を示す出力を一時的に出してしまう。図２３は、帰還信号ｆ２が入力信号ｆ１に同期する過程における周波数の時間変化の様子を示す図である。制動係数を小さく設定したＰＬＬ回路では、振動しながら帰還信号ｆ２が入力信号ｆ１の周波数および位相に漸近していくので、同期が完了していない○印の点においても周波数と位相とが瞬時的に一致する場合が存在する。この場合、同期が完了していないにもかかわらず従来のロック検出回路９では同期状態と判定してしまう。
【００２５】
そこで、この発明の課題は、位相同期に近づいた場合や入力信号が突然停止した場合、あるいは、出力信号が入力信号に同期する過程において瞬時的に位相差が０となる場合であっても、誤った内容のロック検出信号を出力しないロック検出回路、および、それを備えるＰＬＬ回路を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号を所定の期間ラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部とを備えるロック検出回路である。当該ロック検出回路において、前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。さらに、前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。また、前記入力信号のアクティブ期間が前記位相差の前記所定値よりも短い場合には、前記位相差検出部は前記位相差検出信号をアクティブ化しない。
【００３１】
請求項２に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路とを備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部は、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路と、を含む。さらに、前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。また、前記制御信号は、前記遅延回路にも入力され、前記遅延回路における遅延量を制御する。
【００３３】
請求項３に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、前記帰還信号を出力するか否かを制御することが可能な出力制御部と、前記入力信号および前記帰還信号のいずれかを出力するスイッチと、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記出力制御部が前記帰還信号を出力する場合は、前記スイッチは前記帰還信号を出力し、前記出力制御部が前記帰還信号を出力しない場合は、前記スイッチは前記入力信号を出力する。前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。前記ラッチ回路における前記リセット信号の信号変化は、前記スイッチからの出力信号により制御され、前記第２論理値から前記第１論理値となる第２の方向へ変化するときまで、前記位相差検出信号をラッチする。
【００３４】
請求項４に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、前記帰還信号を分周する分周回路と、前記分周回路の出力と前記リセット信号とが入力され、両者の論理演算を行うゲート回路と、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。前記ゲート回路の出力は、前記信号出力部における前記ロック検出信号のアクティブ化を制御する。
【００３５】
請求項５に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部は、前記第１および第２パルス信号のうち一方の、所定の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記所定の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路とを含む。前記位相比較回路の前記比較結果は、パルス幅の異なる２種類の比較結果信号として出力され、前記比較結果信号の一方は前記フィルタに入力され、前記比較結果信号の他方は前記位相差検出部への前記位相差入力信号として入力される。
【００３６】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、入力信号および帰還信号に所定値以上の位相差があるときにリセット信号をアクティブ化するリセット信号出力部と、リセット信号がアクティブ化されたときにはロック検出信号をアクティブ化しない信号出力部とを備えるロック検出回路をＰＬＬ回路に設けることにより、誤った内容のロック検出信号を出力しないロック検出回路を備えるＰＬＬ回路を実現するものである。
【００３７】
＜ＰＬＬ回路の構成＞
図１は、本実施の形態に係るＰＬＬ回路の構成を示す図である。図１に示すように、このＰＬＬ回路は、図１８に示した従来のＰＬＬ回路と同様、入力信号ｆ１と分周された出力信号である帰還信号ｆ２との位相比較を行う位相比較回路１、位相比較回路１の出力に応じてパルス幅を変化させてパルスを出力するチャージポンプ回路２、チャージポンプ回路２の出力パルスを積分してアナログ電圧信号Ｖｃとして出力するループフィルタ回路３、アナログ電圧信号Ｖｃの値に応じて発振周波数を変化させ、出力信号ｆｏを出力する電圧制御発振回路４、出力信号ｆｏを分周して帰還信号ｆ２を出力する分周回路５、および、入力信号ｆ１と帰還信号ｆ２とが位相同期しているかどうかを位相比較回路１からの出力信号Ｐｕ，Ｐｄにより検出するロック検出回路２０を備えている。
【００３８】
ただし、ロック検出回路２０の構成は、図１８に示した従来のロック検出回路９の構成とは異なっている。ロック検出回路２０の構成については後に詳述する。
【００３９】
なお、電圧制御発振回路４は例えばリングカウンタで構成される。そして、リングカウンタには、ループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられ、リングカウンタの発振周波数はアナログ電圧信号Ｖｃの値に応じて変化する。
【００４０】
＜ＰＬＬ回路の基本動作＞
このＰＬＬ回路においては、帰還信号ｆ２が入力信号ｆ１に同期するように制御される。そして、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも遅れている時は、その位相差に応じた幅のパルス信号が出力信号Ｐｕとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって上昇する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も上昇し、帰還信号ｆ２の位相を早める。
【００４１】
一方、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも進んでいる時は、その位相差に応じた幅のパルス信号が出力信号Ｐｄとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって下降する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も下降し、帰還信号ｆ２の位相を遅くする。
【００４２】
なお、位相比較回路１の出力信号Ｐｕは、入力信号ｆ１のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。また、位相比較回路１の出力信号Ｐｄは、帰還信号ｆ２のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。そして、出力信号Ｐｕ，Ｐｄのうち遅くＨｉに変化した方は、立ち上がり後すぐにＬｏｗに立ち下がり、かつ、早くＨｉに変化した方も、遅くＨｉに変化した方の立ち下がりとともにＬｏｗに変化する。
【００４３】
なお、位相比較回路１は、図１８のＰＬＬ回路の場合と同様、図２１のように構成すればよい。すなわち、このような構成をとることで、入力信号ｆ１および帰還信号ｆ２がともにＬｏｗの状態にあるときは、出力信号Ｐｕ，ＰｄはいずれもＬｏｗの状態をとる。そして、先に入力信号ｆ１がＬｏｗからＨｉへと遷移すると、出力信号ＰｕがＬｏｗからＨｉへと変化し、入力信号ｆ１に遅れて帰還信号ｆ２がＬｏｗからＨｉへと遷移すると、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして続いて、出力信号Ｐｕ，Ｐｄが共にＨｉからＬｏｗへと変化する。
【００４４】
一方、先に帰還信号ｆ２がＬｏｗからＨｉへ遷移すると、出力信号ＰｄがＬｏｗからＨｉへと変化し、帰還信号ｆ２に遅れて入力信号ｆ１がＬｏｗからＨｉへと遷移すると、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして続いて、出力信号Ｐｕ，Ｐｄを共にＨｉからＬｏｗへ変化させる。
【００４５】
＜ロック検出回路２０の構成＞
さて、ロック検出回路２０は、位相比較回路１からの出力信号Ｐｕ，Ｐｄが入力され、両者の排他的論理和を反転して出力する排他的ＮＯＲ回路６、排他的ＮＯＲ回路６の出力するパルス信号Ｐｃを遅延して出力する遅延回路７、遅延回路７の出力するパルス信号Ｐａとパルス信号Ｐｃとの論理和を演算して出力するＯＲ回路２２、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路、入力信号ｆ１がクロック入力端Ｔに入力され、入力信号ｆ１の発振の回数をカウントし、カウントの数がＮ（＞０）に達したときに出力をアクティブ化するカウンタ２１、および、アクティブの信号Ｖｄｄが常時入力されるＤ−ＦＦ回路８を備えている。
【００４６】
ＮＡＮＤラッチ回路を構成するＮＡＮＤ回路２３の一方の入力端には帰還信号ｆ２が入力され、他方の入力端にはＮＡＮＤ回路２４の出力が入力される。また、ＮＡＮＤ回路２４の一方の入力端にはＯＲ回路２２の出力信号Ｐｂが入力され、他方の入力端にはＮＡＮＤ回路２３の出力信号Ｐｅが入力される。なお、ＮＡＮＤ回路２３の出力信号Ｐｅは、カウンタ２１およびＤ−ＦＦ回路８の出力をリセットするリセット信号としてはたらく。
【００４７】
カウンタ２１は、入力信号ｆ１が入力されるクロック入力端Ｔ、リセット信号Ｐｅが入力されるリセット入力端Ｒ、および、出力信号Ｐｆを出力する出力端Ｑｃを備えている。
【００４８】
Ｄ−ＦＦ回路８は、カウンタ２１の出力信号Ｐｆが入力されるクロック入力端Ｔ、信号Ｖｄｄが入力される信号入力端Ｄ、および、ロック検出信号ＳＬを出力する出力端Ｑを備えている。
【００４９】
＜図２のＰＬＬ回路について＞
また、図２は、本実施の形態に係るＰＬＬ回路の変形例を示す図であり、図１のＰＬＬ回路とは、帰還信号ｆ２の代わりに入力信号ｆ１がＮＡＮＤ回路２３に入力され、入力信号ｆ１の代わりに帰還信号ｆ２がカウンタ２１のクロック入力端Ｔに入力される点のみ異なっている。
【００５０】
＜ＰＬＬ回路の動作＞
まず、図１のＰＬＬ回路の動作について、図３〜図５を用いて説明する。図３〜図５は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。図３は、入力信号ｆ１の位相が帰還信号ｆ２の位相とほぼ一致している場合（すなわち同期の場合）を示し、図４および図５はそれぞれ、入力信号ｆ１の位相が帰還信号ｆ２の位相よりも遅れている、および進んでいる場合（すなわちいずれも非同期の場合）を示している。
【００５１】
排他的ＮＯＲ回路６は、帰還信号ｆ２および入力信号ｆ１の遅速に関わらず、両者の位相差に応じたパルス幅Ｐｗ２のパルス信号Ｐｃを、位相比較回路１の出力信号Ｐｕ，Ｐｄを用いて生成し、出力する（なお、図３においては、ほぼ同期とみなせるが、出力信号Ｐｕ，Ｐｄの立ち上がりに若干の位相差があるものとする）。また、遅延回路７はパルス信号Ｐｃを所定の時間Ｔｄ２だけ遅らせたパルス信号Ｐａを出力する。なお、図３〜図５のパルス信号Ｐａ，Ｐｃを見れば分かるように、このパルス信号Ｐａ，Ｐｃは、位相比較回路１の比較結果である出力信号ＰｕまたはＰｄのうちパルス幅の長い方のパルス波形を反映したものとなっている。
【００５２】
ＯＲ回路２２は、パルス信号Ｐａ，Ｐｃの論理和を演算して出力信号Ｐｂを出力する。よって、図３の場合のようにほぼ同期状態にあるときは、パルス信号Ｐａ，ＰｃがともにＬｏｗの状態になることがないので、出力信号Ｐｂはアクティブ化しない（ここでは、出力信号ＰｂがＬｏｗアクティブであるとする）。なお、もちろん、遅延時間Ｔｄ２の値の設定如何で、パルス信号Ｐａ，ＰｃがともにＬｏｗになるかどうかを調節することが可能である。
【００５３】
一方、図４および図５の場合のように非同期状態にあるときは、パルス信号Ｐａ，ＰｃがともにＬｏｗの状態になる期間だけ、出力信号Ｐｂはアクティブ化する。
【００５４】
さて、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路は、アクティブ化した出力信号Ｐｂを、図４および図５に示すように帰還信号ｆ２の立ち下がり時までラッチする機能を有する。なお、ＮＡＮＤラッチ回路の特性上、図５の場合のように、帰還信号ｆ２がＬｏｗレベルにあり、出力信号Ｐｂ，ＰｅがＨｉレベルにある状態で、帰還信号ｆ２がＨｉレベルに遷移した場合は、ＮＡＮＤラッチ回路は、帰還信号ｆ２の遷移の時点で出力信号Ｐｂをラッチする。しかし、ラッチの開始が出力信号Ｐｂの遷移に前後するだけであり、アクティブ化した出力信号Ｐｂをラッチする機能に変わりはない。
【００５５】
ＮＡＮＤラッチ回路から出力されるリセット信号Ｐｅは、Ｌｏｗアクティブであり、Ｌｏｗレベルに変化したときに、カウンタ２１およびＤ−ＦＦ回路８の出力がリセットされる。すなわち、図４および図５に示すようにロック検出信号ＳＬがアクティブ化していた場合（ロック検出信号ＳＬはＨｉアクティブとする）、リセット信号Ｐｅの遷移によりロック検出信号ＳＬは非アクティブ化する。
【００５６】
また、カウンタ２１は、入力信号ｆ１の発振の数がＮ（＞０）に達したときに出力をアクティブ化する。よって、Ｄ−ＦＦ回路８は図３に示すように、Ｎ周期の間、リセットが生じなかったときに初めて、カウンタ２１からの出力信号Ｐｆを得てロック検出信号ＳＬをアクティブ化することができる。
【００５７】
次に、図２のＰＬＬ回路の動作の説明であるが、この場合は、ロック検出回路２０に対する入力信号ｆ１と帰還信号ｆ２の機能が入れ替わっているだけである。よって、図３〜図５のタイミングチャートにおいては、入力信号ｆ１の信号変化に起因して生じる各遷移が帰還信号ｆ２の信号変化に起因して生じ、帰還信号ｆ２の信号変化に起因して生じる各遷移が入力信号ｆ１の信号変化に起因して生じる点のみ入れ替わるだけである。
【００５８】
＜特徴的な機能＞
さて、以上をまとめると、まず、ロック検出回路２０は、発振を繰り返す２つのパルス信号（すなわち入力信号ｆ１、帰還信号ｆ２）に所定値以上の位相差があるときに、リセット信号Ｐｅをアクティブ化する▲１▼リセット信号出力部と、そのリセット信号がアクティブ化されたときには、上記２つのパルス信号が同期していることを示すロック検出信号ＳＬをアクティブ化しない▲２▼信号出力部と、２つのパルス信号のうちいずれか一方の発振の回数をカウントし、カウント数がＮ（＞０）に達したときに出力をアクティブ化し、リセット信号がアクティブ化されたときには、カウントの数をリセットする▲３▼カウンタとに分けて考えられる。
【００５９】
ここで、▲１▼リセット信号出力部はさらに、上記２つのパルス信号の間で位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、位相差検出信号を所定の期間ラッチしてリセット信号として出力するラッチ回路とに分けることができる。なお、上記の位相差検出部は、排他的ＮＯＲ回路６、遅延回路７、ＯＲ回路２２で構成され、上記のラッチ回路は、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路である。そして、上記の位相差検出信号とは出力信号Ｐｂのことであり、リセット信号は出力信号Ｐｅのことである。
【００６０】
また、▲２▼信号出力部はＤ−ＦＦ回路８であり、▲３▼カウンタはカウンタ２１である。
【００６１】
＜効果＞
このように考えたとき、本実施の形態に係るＰＬＬ回路中のロック検出回路２０は以下の効果を有する。
【００６２】
すなわち、２つのパルス信号に所定値以上の位相差があるときに、リセット信号Ｐｅがアクティブ化されてロック検出信号ＳＬがアクティブ化されない。よって、本実施の形態においてＤ−ＦＦ回路８の信号入力端Ｄに常時、アクティブの信号Ｖｄｄが加えられているように、リセット信号Ｐｅがアクティブ化されない限りは、信号出力部が原則的にロック検出信号をアクティブ化するようにしておけば、両パルス信号の位相が同期した場合に、誤ってロック検出信号の内容を非同期として出力してしまうことがない。
【００６３】
よって、両パルス信号の位相差が微小になったとしても、発明が解決しようとする課題の（１）に記載したような、Ｄ−ＦＦ回路８が、ロック検出信号ＳＬをＬｏｗレベルに保ってロック検出信号として誤った内容を出力することがない。
【００６４】
また、２つのパルス信号の少なくとも一方が、途切れることなく発振を繰り返す継続的パルス信号であって、リセット信号のアクティブ化が継続的パルス信号の信号変化に基づいておれば、２つのパルス信号の一方が継続的パルス信号ではない場合であって、その信号が突然停止してしまい、両パルス信号の位相差が拡大を続ける場合であっても、確実にリセット信号のアクティブ化を行うことができる。その結果、誤ってロック検出信号の内容を同期として出力し続けることがない。
【００６５】
このことを図１のＰＬＬ回路を用いて説明する。帰還信号ｆ２は電圧制御発振回路４で生成されるパルス信号であるので、途切れることなく発振を繰り返す継続的パルス信号である。よって、帰還信号ｆ２がＮＡＮＤラッチ回路の入力端に入力されておれば、例えば図４のタイミングチャートにおいて入力信号ｆ１が突然停止した場合であっても、位相差検出信号Ｐｂが帰還信号ｆ２の信号変化に基づいて確実に出力し、ロック検出信号ＳＬを非アクティブ化することができる。
また、図５のタイミングチャートの場合であっても、入力信号ｆ１が突然停止した場合には、結局、入力信号ｆ１の位相が帰還信号ｆ２の位相に無限大の位相差で遅れるのと同視できることから、結局、図４の場合と同様になる。
【００６６】
すなわち、確実にリセット信号Ｐｅのアクティブ化を行うことができ、誤ってロック検出信号の内容を同期であると出力し続けることがない。
【００６７】
なお、図４および図５のタイミングチャートを見れば分かるように、本実施の形態の構成によれば、一周期の間で、リセット信号Ｐｅを帰還信号ｆ２の立ち下がりにより再び非アクティブ状態に戻すことができる。これにより、停止していた入力信号ｆ１が復帰したときに、即座にロック検出の再開を行うことも可能となる。
【００６８】
また、ロック検出回路２０においては、ラッチ回路が位相差検出部からの位相差検出信号（Ｐｂ）を所定の期間ラッチする。よって、位相差が微小で位相差検出部からわずかの期間しか位相差検出信号がアクティブ化されない場合であっても、位相差検出信号のアクティブ化期間をラッチして拡大することができ、信号出力部がリセット信号を認識できないことを防止できる。
【００６９】
また、ロック検出回路２０においては、上記２つのパルス信号のうち一方の、所定の方向への信号変化（立ち上がりまたは立ち下がり）に起因してアクティブ化し、他方の、同じ方向への信号変化に起因して非アクティブ化する位相差入力信号が位相差検出部に入力される。
【００７０】
ここでいう位相差入力信号とは、排他的ＮＯＲ回路６に入力される出力信号Ｐｕ，Ｐｄのうちパルス幅の長い方を指す。なお、排他的ＮＯＲ回路６は実質的には、出力信号Ｐｕ，Ｐｄのうちパルス幅の大きい方を選択しているに過ぎないので、パルス信号Ｐｃが上記の位相差入力信号に相当すると考えられる。
【００７１】
そして、位相差入力信号であるパルス信号Ｐｃのアクティブ期間Ｐｗ２が遅延時間Ｔｄ２よりも短い場合には、図４および図５から分かるように位相差検出信号（Ｐｂ）がアクティブ化されることはない。
【００７２】
よって、位相差入力信号であるパルス信号Ｐｃのアクティブ期間が遅延時間Ｔｄ２よりも短い程度（両パルス信号が同期しているとみなせる程度）に微小な場合には、位相差検出信号をアクティブ化しない。よって、両パルス信号の位相が同期した場合に、リセット信号がアクティブ化されることはなく、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【００７３】
また、ロック検出回路２０においては、カウンタ２１の出力信号ＰｆがＤ−ＦＦ回路のクロックとして入力されているために、カウンタの出力がアクティブ化されたときに、信号出力部におけるロック検出信号のアクティブ化が可能となる。
【００７４】
よって、Ｎ周期に達しないうちにリセット信号がアクティブ化してしまった場合には、ロック検出信号がアクティブ化されることはない。その結果、上記２つのパルス信号が振動しながら同期に近づき、その過程で周波数と位相とが瞬時的に一致する場合には、ロック検出信号のアクティブ化を防止することができる。
よって、同期が完了していない段階で、同期しているとの誤った内容のロック検出信号を出力しない。
【００７５】
＜実施の形態２＞
本実施の形態は、実施の形態１に係るＰＬＬ回路の変形例であり、図１８に示した従来のＰＬＬ回路と同様、ループフィルタ３から出力されるアナログ電圧信号Ｖｃを、ロック検出回路２０の遅延回路７に入力するようにしたものである。
図６は本実施の形態に係るＰＬＬ回路を示す図である。なお、図６においては実施の形態１に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【００７６】
なお、遅延回路７は例えばリングカウンタで構成され、リングカウンタにループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられる。そして、リングカウンタを構成する各遅延段の遅延量が、アナログ電圧信号Ｖｃの値に応じて変化する。
【００７７】
その他の構成は実施の形態１に係るＰＬＬ回路と同様のため、説明を省略する。
【００７８】
このように、遅延回路７の各遅延段の遅延量をアナログ電圧信号Ｖｃで制御すると、遅延回路７における遅延量と入力信号ｆ１との間に適当な相関関係を設定することにより、ロック検出の基準を入力信号ｆ１の周波数に対して一定割合に設定することができる。すなわち例えば、入力信号ｆ１の周波数が高い場合に遅延回路７における遅延量を少なくし、入力信号ｆ１の周波数が低い場合に遅延回路７における遅延量を多くするようにしておけば、周波数が高い入力信号ｆ１に対しては、位相差の検出をより厳密に行うことができる。
【００７９】
＜実施の形態３＞
本実施の形態も、実施の形態１に係るＰＬＬ回路の変形例であり、実施の形態１における排他的ＮＯＲ回路６およびＯＲ回路２２をそれぞれ、ＯＲ回路およびＮＡＮＤ回路に変更したものである。
【００８０】
図７は本実施の形態に係るＰＬＬ回路を示す図である。なお、図７でも実施の形態１に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。このＰＬＬ回路においては、排他的ＮＯＲ回路６に代わってＯＲ回路２６を設け、ＯＲ回路２２に代わってＮＡＮＤ回路２５を設けている。なお、ＯＲ回路２６の出力信号はＰｃ２とし、それに伴って遅延回路７の出力信号もＰａ２としている。その他の構成は実施の形態１に係るＰＬＬ回路と同様のため、説明を省略する。
【００８１】
次に、本実施の形態に係るＰＬＬ回路の動作を、図８〜図１０を用いて説明する。図８〜図１０は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。
【００８２】
図８〜図１０を見れば分かるように、各図は、実施の形態１におけるタイミングチャートを示す図３〜図５のそれぞれに対応しており、相違点は、パルス信号Ｐｃ，Ｐａが、Ｈｉ，Ｌｏｗの逆転したパルス信号Ｐｃ２，Ｐａ２に変わっている点のみである。
【００８３】
よって、本実施の形態に係るＰＬＬ回路も、実施の形態１に係るＰＬＬ回路と同様の効果を有する。
【００８４】
なお、排他的ＮＯＲ回路６よりもＯＲ回路２６の方が少ないトランジスタ数で構成できるので、ロック検出回路２０を回路基板に形成する際に占有面積を小さくすることができる。
【００８５】
＜実施の形態４＞
本実施の形態は、実施の形態３に係るＰＬＬ回路の変形例であり、帰還信号ｆ２を出力するか否かを制御することが可能な出力制御部たるＡＮＤ回路と、ＮＡＮＤ回路２３に与えられる信号を、入力信号ｆ１および帰還信号ｆ２のいずれかから選択するスイッチとを設けたものである。
【００８６】
スタンバイモードやテスト等の目的で、出力信号ｆｏを一時的にＬｏｗレベルに固定するようにしたＰＬＬ回路はしばしば用いられる。本実施の形態は、そのような機能を実施の形態３に係るＰＬＬ回路に持たせたものである。
【００８７】
図１１は、本実施の形態に係るＰＬＬ回路を示す図である。なお、図１１では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【００８８】
図１１においては、電圧制御発振回路４から出力される出力信号ｆｏが一方の入力端に与えられるＡＮＤ回路１４を設けて、出力信号ｆｏを分周回路５に与えるか否かを、ＡＮＤ回路１４の他方の入力端に与えられる出力制御信号Ｅにより決定することができるようにしている。
【００８９】
また、入力信号ｆ１および帰還信号ｆ２のいずれかを制御信号Ｓにより選択して出力可能なスイッチ１５を設け、その出力をＮＡＮＤ回路２３に与えることにより、ＮＡＮＤ回路２３に与えられる信号を、入力信号ｆ１および帰還信号ｆ２のいずれかから選択できるようにしている。
【００９０】
その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【００９１】
本実施の形態においては、ＡＮＤ回路１４が出力制御信号ＥのＨｉ状態（Ｈｉアクティブとする）を受けて出力信号ｆｏを分周回路に与え、帰還信号ｆ２を出力する場合には、スイッチ１５は出力制御信号Ｅと連動した制御信号Ｓにより帰還信号ｆ２を出力する。
【００９２】
一方、ＡＮＤ回路１４が出力制御信号ＥのＬｏｗ状態を受けて出力信号ｆｏを分周回路に与えず、帰還信号ｆ２を出力しない場合には、スイッチ１５は出力制御信号Ｅと連動した制御信号Ｓにより入力信号ｆ１を出力する。
【００９３】
このようにすれば、ＮＡＮＤラッチ回路におけるリセット信号Ｐｅの信号変化は、スイッチ１５の出力である入力信号ｆ１または帰還信号ｆ２のいずれかにより制御される。
【００９４】
よって、例えばＰＬＬ回路の通常動作時には、スイッチ１５から帰還信号ｆ２が出力されるようにしておいて、途切れることなく発振を繰り返す継続的パルス信号である帰還信号ｆ２をリセット信号Ｐｅの信号変化に利用することができる。
【００９５】
一方、動作テストやスタンバイモード等のためにＰＬＬ回路の動作をユーザが停止させたい場合には、ユーザが出力制御信号Ｅを与えられるようにしておくことで、出力制御信号Ｅおよび制御信号Ｓにより入力信号ｆ１をリセット信号Ｐｅの信号変化に利用することができる。
【００９６】
＜実施の形態５＞
本実施の形態も、実施の形態３に係るＰＬＬ回路の変形例であり、カウンタ２１を省略して、ＰＬＬ回路に出力信号ｆｏを分周するための分周回路がさらに設けられている場合に、その分周回路にカウンタ２１の代用をさせようとするものである。
【００９７】
図１２は本実施の形態に係るＰＬＬ回路を示す図である。図１２に示すように本実施の形態に係るＰＬＬ回路においては、カウンタ２１に代わってＮＡＮＤ回路２８が設けらており、また、出力信号ｆｏを分周するための分周回路１６がさらに設けられている。そして、ＮＡＮＤ回路２８の一方の入力端にはリセット信号Ｐｅが与えられ、他方の入力端には分周回路１６の出力信号ｆｏ２が与えられている。
【００９８】
なお、図１２では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【００９９】
このような構成をとることの利点を以下に説明する。クロックシンセサイザ等の用途では、分周回路５以外の新たな分周回路を設けて電圧制御発振回路４の信号を分周して出力する構成のＰＬＬ回路がしばしば用いられる。そこで、新たに設けられた分周回路をカウンタ２１として機能させ、カウンタ２１として形成すべき基板上の領域を省略して、回路の占有面積の低減を図るのである。
【０１００】
さて、分周回路５の分周比をＭ、分周回路１６の分周比をＬとすると、Ｎ×Ｍ≦Ｌ（但し、Ｎは図７におけるカウンタ回路２１のカウント数）を満たす分周比を分周回路１６が有している場合に、図１および図７に示したＰＬＬ回路と同様の動作が実現可能となる。
【０１０１】
例えば、出力信号ｆｏの周波数が１００ＭＨｚであり、分周回路１６の分周比が１００、分周回路５の分周比が１０、カウンタ回路２１で求められるカウント数が１０であった場合、出力信号ｆｏ２の周波数は１ＭＨｚ、帰還信号ｆ２の周波数は１０ＭＨｚとなる。このとき、リセット信号Ｐｅが各周期を通じて連続してアクティブ化を繰り返しているとすれば、その周波数は帰還信号ｆ２の周波数に応じた１０ＭＨｚとなる。このことから、ＮＡＮＤ回路２８において、周波数１ＭＨｚの出力信号ｆｏ２と周波数１０ＭＨｚのリセット信号Ｐｅとの論理積が演算されて反転出力されて、合計１０個分のパルスがＤ−ＦＦ回路８に入力されることになる。
【０１０２】
ここで、Ｄ−ＦＦ回路８のクロック入力端が１０ＭＨｚのパルス１０回分（この数字はカウント数１０を反映している）以上のパルス幅の信号を検知したときに、Ｄ−ＦＦ回路８からロック検出信号ＳＬが出力されるとしておけば、リセット信号Ｐｅが連続して非アクティブの状態（Ｈｉレベル）をパルス１０回分以上のパルス幅で保つことにより、はじめてロック検出信号ＳＬが出力されることになる。
【０１０３】
すなわち、上記のＮ×Ｍ≦Ｌの条件を満たしておれば、図１および図７に示したＰＬＬ回路と同様の動作を実現できることになる。
【０１０４】
このように、分周回路１６の出力とリセット信号Ｐｅとが入力され、両者の論理演算を行うゲート回路たるＮＡＮＤ回路２８が、信号出力部たるＤ−ＦＦ回路８におけるロック検出信号ＳＬのアクティブ化を制御するようにしておけば、分周回路１６をカウンタとして流用することができる。
【０１０５】
その結果、カウンタとして形成すべき基板上の領域を省略することができ、回路の占有面積の低減を図ることができる。
【０１０６】
＜実施の形態６＞
本実施の形態も、実施の形態３に係るＰＬＬ回路の変形例であり、位相差の出力信号Ｐｕ，Ｐｄを出力していた位相比較回路１に代わって、パルス幅の異なる２種類の比較結果信号を出力するように構成したものである。
【０１０７】
図１３は本実施の形態に係るＰＬＬ回路を示す図である。なお、図１３では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【０１０８】
図１３に示すように、このＰＬＬ回路においては、位相比較回路１に代わって、２組の出力信号Ｐｕ，ＰｄおよびＰｕ２，Ｐｄ２が出力される位相比較回路１１が採用されている。そして、実施の形態３に係るＰＬＬ回路と同様の出力信号Ｐｕ，ＰｄはＰＬＬ回路のチャージポンプ回路２にのみ入力され、ロック検出回路２０には入力されず、一方、出力信号Ｐｕ２，Ｐｄ２はロック検出回路２０のＯＲ回路２６の両入力端にのみ入力され、チャージポンプ回路２には入力されていない。なお、その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【０１０９】
次に、本実施の形態に係るＰＬＬ回路の動作を、図１４〜図１６を用いて説明する。図１４〜図１６は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。
【０１１０】
図１４〜図１６を見れば分かるように、各図は、実施の形態３におけるタイミングチャートを示す図８〜図１０のそれぞれに対応しており、相違しているのは、出力信号Ｐｕ，Ｐｄとはパルス幅の異なる出力信号Ｐｕ２，Ｐｄ２の信号変化がパルス信号Ｐｃ２（およびＰａ２）の信号生成に寄与しているという点である。
【０１１１】
このような構成をとることの利点を以下に説明する。図１５および図１６に示されているように、出力信号Ｐｕ２，Ｐｄ２のパルス幅を出力信号Ｐｕ，Ｐｄのパルス幅より短く設定しておけば、パルス信号Ｐｃ２のパルス幅Ｐｗ３を短くすることができる。よって、ＯＲ回路２６、遅延回路７、およびＮＡＮＤ回路２５から構成される位相差検出部において位相差検出信号たる出力信号Ｐｂを生成する際に、遅延回路７における遅延量Ｔｄ３を小さく設定して、より高精度の位相差検出を行うことが可能となる。また、遅延回路７における遅延量Ｔｄ３を小さく設定することは、チャージポンプ回路２への入力信号の位相特性を変えることなく、遅延回路７の有する遅延段の段数を少なくできることを意味するので、遅延回路を形成すべき基板上の領域を少なくすることができ、回路の占有面積の低減を図ることができる。
【０１１２】
なお、位相比較回路１１の構成例を図１７に示す。図１７に示されているように、ここでは図２１に示した位相比較回路に加えて、インバータ回路４２，４３、３入力ＮＡＮＤ回路５２，５３、および、４入力ＮＡＮＤ回路５６と同様の入出力構成の、インバータ回路４４，４５、３入力ＮＡＮＤ回路５４，５５、および、４入力ＮＡＮＤ回路５７が設けられている。
【０１１３】
そして、３入力ＮＡＮＤ回路５４，５５は３入力ＮＡＮＤ回路５２，５３と同一の論理動作をし、インバータ回路４４，４５はインバータ回路４２，４３と同一の論理動作をし、４入力ＮＡＮＤ回路５７は４入力ＮＡＮＤ回路５６と同一の論理動作をする。そして、インバータ回路４４，４５は、位相比較回路１１の出力信号Ｐｕ２，Ｐｄ２を発生させている。
【０１１４】
出力信号Ｐｕ２，Ｐｄ２のパルス幅を出力信号Ｐｕ，Ｐｄのパルス幅より短く設定するためには、例えば４入力ＮＡＮＤ回路５７の入力から出力までの遅延時間を、４入力ＮＡＮＤ回路５６の入力から出力までの遅延時間よりも小さく設定すればよい。
【０１１５】
【発明の効果】
請求項１に記載の発明によれば、第１および第２のパルス信号に所定値以上の位相差があるときに、リセット信号がアクティブ化されてロック検出信号がアクティブ化されない。よって、例えば、リセット信号がアクティブ化されない限り、信号出力部は原則的にロック検出信号をアクティブ化するようにしておけば、両パルス信号の位相が同期した場合に、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【０１１７】
さらに、請求項１に記載の発明によれば、ラッチ回路が位相差検出部からの位相差検出信号を所定の期間ラッチする。よって、位相差が微小で位相差検出部においてわずかの期間しか位相差検出信号がアクティブ化されない場合であっても、位相差検出信号のアクティブ化期間をラッチして拡大することができ、信号出力部がリセット信号を認識できないことを防止できる。
【０１１８】
さらに、請求項１に記載の発明によれば、位相差入力信号のアクティブ期間が位相差の所定値よりも短い程度（両パルス信号が同期しているとみなせる程度）に微小な場合には、位相差検出信号をアクティブ化しない。よって、両パルス信号の位相が同期した場合に、リセット信号がアクティブ化されることはなく、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【０１１９】
請求項１に記載の発明によれば、第１および第２のパルス信号のいずれかの発振がＮ周期連続して、カウンタの出力がアクティブ化されたときに、信号出力部におけるロック検出信号のアクティブ化が可能となる。よって、第１および第２のパルス信号が振動しながら同期に近づき、その過程で周波数と位相とが瞬時的に一致する場合には、ロック検出信号のアクティブ化を防止することができ、同期が完了していない段階で、同期しているとの誤った内容のロック検出信号を出力しない。
【０１２０】
請求項２から請求項５のいずれかに記載の発明によれば、請求項１に記載のロック検出回路と同様に、誤った内容のロック検出信号を出力しない位相同期ループ回路を得ることができる。
【０１２１】
請求項２に記載の発明によれば、制御信号が、遅延回路にも入力され、遅延回路における遅延量を制御する。よって、遅延回路における遅延量と入力信号との間に適当な相関関係を設定することにより、ロック検出の基準を入力信号の周波数に対して一定割合に設定することができる。
【０１２２】
請求項３に記載の発明によれば、ラッチ回路におけるリセット信号の信号変化は、スイッチの出力により制御される。よって、出力制御部が帰還信号を出力する場合は、途切れることなく発振を繰り返す継続的パルス信号である帰還信号をリセット信号の信号変化に利用することができ、また、出力制御部が帰還信号を出力しない場合は、入力信号をリセット信号の信号変化に利用することができる。
【０１２３】
請求項４に記載の発明によれば、分周回路の出力とリセット信号との論理演算出力が、信号出力部におけるロック検出信号のアクティブ化を制御する。よって、分周回路をカウンタとして流用することができる。その結果、カウンタとして形成すべき基板上の領域を省略することができ、回路の占有面積の低減を図ることができる。
【０１２４】
請求項５に記載の発明によれば、パルス幅の異なる少なくとも２種類の比較結果信号の一方はフィルタに入力され、他方は位相差検出部への位相差入力信号として入力される。よって、例えばフィルタ側への比較結果信号のパルス幅とは独立して、それよりも小さい値に、位相差検出部への比較結果信号のパルス幅を設定できる。その結果、位相差検出部において位相差検出信号を生成する際に、遅延回路における遅延量を小さく設定して、より高精度の位相差検出を行うことが可能となる。また、遅延回路における遅延量を小さく設定することは、フィルタ側への入力信号の位相特性を変えることなく、遅延回路の有する遅延段の段数を少なくできることを意味するので、遅延回路を形成すべき基板上の領域を少なくすることができ、回路の占有面積の低減を図ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る位相同期ループ回路を示す図である。
【図２】 実施の形態１に係る位相同期ループ回路の変形例を示す図である。
【図３】 実施の形態１に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図４】 実施の形態１に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図５】 実施の形態１に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図６】 実施の形態２に係る位相同期ループ回路を示す図である。
【図７】 実施の形態３に係る位相同期ループ回路を示す図である。
【図８】 実施の形態３に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図９】 実施の形態３に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１０】 実施の形態３に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１１】 実施の形態４に係る位相同期ループ回路を示す図である。
【図１２】 実施の形態５に係る位相同期ループ回路を示す図である。
【図１３】 実施の形態６に係る位相同期ループ回路を示す図である。
【図１４】 実施の形態６に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図１５】 実施の形態６に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１６】 実施の形態６に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１７】 実施の形態６に係る位相同期ループ回路の位相比較回路を示す図である。
【図１８】 従来の位相同期ループ回路を示す図である。
【図１９】 従来の位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図２０】 従来の位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図２１】 従来の位相同期ループ回路の位相比較回路を示す図である。
【図２２】 従来の位相同期ループ回路の問題を示すタイミングチャートを示す図である。
【図２３】 従来の位相同期ループ回路における入力信号と帰還信号との同期の過程を示す図である。
【符号の説明】
１，１１ 位相比較回路、２ チャージポンプ回路、３ ループフィルタ、４電圧制御発振回路、５ 分周回路、６ 排他的ＮＯＲ回路、７ 遅延回路、８Ｄ−ＦＦ回路、１４ ＡＮＤ回路、１５ スイッチ、１６ 分周回路、２０ ロック検出回路、２１ カウンタ、２２，２６ ＯＲ回路、２３〜２５，２８ ＮＡＮＤ回路。
【発明の属する技術分野】
この発明は、位相同期ループ回路（以下、ＰＬＬ（Phase Locked Loop）回路と称する）に関し、特に、入力信号と出力信号との位相差が所定の値以下であるかどうかを常時検出して出力するロック検出回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路においては、帰還する出力信号の位相が入力信号の位相に同期するまでに時間がかかる。そのため、入力信号と帰還する出力信号との位相差が所定の値以下になったかどうかを検出するために、位相同期を監視するロック検出回路がしばしばＰＬＬ回路に設けられる。また、ロック検出回路を設けることにより、外乱等によってＰＬＬ回路の動作中に位相差が所定の値以上に開いたかどうかを検出することも可能となる。
【０００３】
さて、ロック検出回路を備えるＰＬＬ回路の従来例として、例えば特開平１０−７０４５７号公報に記載の技術が存在する。図１８は、上記公報に記載のＰＬＬ回路の構成を示す図である。
【０００４】
図１８において、このＰＬＬ回路は、入力信号ｆ１と、分周された出力信号である帰還信号ｆ２との位相比較を行う位相比較回路１、位相比較回路１の出力に応じてパルス幅を変化させてパルスを出力するチャージポンプ回路２、チャージポンプ回路２の出力パルスを積分してアナログ電圧信号Ｖｃとして出力するループフィルタ回路３、アナログ電圧信号Ｖｃの値に応じて発振周波数を変化させ、出力信号ｆｏを出力する電圧制御発振回路４、出力信号ｆｏを分周して帰還信号ｆ２を出力する分周回路５、および、入力信号ｆ１と帰還信号ｆ２とが位相同期しているかどうかを位相比較回路１からの出力信号Ｐｕ，Ｐｄにより検出するロック検出回路９を備えている。
【０００５】
なお、電圧制御発振回路４は例えばリングカウンタで構成される。そして、リングカウンタには、ループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられ、リングカウンタの発振周波数はアナログ電圧信号Ｖｃの値に応じて変化する。
【０００６】
このＰＬＬ回路においては、帰還信号ｆ２が入力信号ｆ１に同期するように制御される。そして、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも遅れている時は、その位相差に応じた幅のパルス信号が出力信号Ｐｕとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって上昇する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も上昇し、帰還信号ｆ２の位相を早める。
【０００７】
一方、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも進んでいる時は、その位相差に応じた幅のパルス信号が出力信号Ｐｄとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって下降する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も下降し、帰還信号ｆ２の位相を遅くする。
【０００８】
なお、位相比較回路１の出力信号Ｐｕは、入力信号ｆ１のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。また、位相比較回路１の出力信号Ｐｄは、帰還信号ｆ２のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。そして、出力信号Ｐｕ，Ｐｄのうち遅くＨｉに変化した方は、立ち上がり後すぐにＬｏｗに立ち下がり、かつ、早くＨｉに変化した方も、遅くＨｉに変化した方の立ち下がりとともにＬｏｗに変化する。
【０００９】
さて、ロック検出回路９は、位相比較回路１からの出力信号Ｐｕ，Ｐｄが入力され、両者の排他的論理和を反転して出力する排他的ＮＯＲ回路６、排他的ＮＯＲ回路６の出力信号Ｐｃを遅延して出力する遅延回路７、および、Ｄフリップフロップ回路８を備えている。Ｄフリップフロップ回路（以下、Ｄ−ＦＦ回路と称する）８は、排他的ＮＯＲ回路６の出力信号Ｐｃが入力されるクロック入力端Ｔ、遅延回路７の出力信号Ｐａが入力される信号入力端Ｄ、および、ロック検出信号ＳＬを出力する出力端Ｑを備えている。
【００１０】
なお、遅延回路７は例えばリングカウンタで構成され、リングカウンタにはループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられる。そして、リングカウンタを構成する各遅延段の遅延量は、アナログ電圧信号Ｖｃの値に応じて変化する。
【００１１】
図１９および図２０は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。図１９は入力信号ｆ１の位相が帰還信号ｆ２の位相よりも進んでいる場合（すなわち非同期の場合）を示し、図２０は、入力信号ｆ１の位相が帰還信号ｆ２の位相とほぼ一致している場合（すなわち同期の場合）を示している。
【００１２】
排他的ＮＯＲ回路６は、帰還信号ｆ２および入力信号ｆ１の遅速に関わらず、両者の位相差に応じたパルス幅Ｐｗ１のパルス信号Ｐｃを、位相比較回路１の出力信号Ｐｕ，Ｐｄを用いて生成し、出力する（なお、図２０においては、ほぼ同期とみなせるが、出力信号Ｐｕ，Ｐｄの立ち上がりに若干の位相差があるものとする）。また、遅延回路７はパルス信号Ｐｃを所定の時間Ｔｄ１だけ遅らせたパルス信号Ｐａを出力する。
【００１３】
Ｄ−ＦＦ回路８は、パルス信号ＰｃのＬｏｗからＨｉへの遷移時にパルス信号Ｐａの状態を取り込み、パルス信号ＰａがＨｉであればＨｉを、パルス信号ＰａがＬｏｗであればＬｏｗを、ロック検出信号ＳＬとして出力する。
【００１４】
パルス信号Ｐｃのパルス幅Ｐｗ１が遅延回路７の遅延時間Ｔｄ１よりも大きい時は、パルス信号ＰｃのＬｏｗレベルからＨｉレベルへの遷移時ｔ０にパルス信号ＰａがＬｏｗレベルの状態にあるので、Ｄ−ＦＦ回路８はＬｏｗの状態を取り込む。その結果、Ｄ−ＦＦ回路８はロック検出信号ＳＬとして位相の非同期を示すＬｏｗレベルを出力する。
【００１５】
一方、パルス信号Ｐｃのパルス幅Ｐｗ１が遅延回路７の遅延時間Ｔｄ１よりも小さい時は、パルス信号ＰｃのＬｏｗレベルからＨｉレベルへの遷移時ｔ１にパルス信号ＰａがＨｉレベルの状態にあるので、Ｄ−ＦＦ回路８はＨｉの状態を取り込む。その結果、Ｄ−ＦＦ回路８はロック検出信号ＳＬとして位相の同期を示すＨｉレベルを出力する。
【００１６】
以上のようにして、ロック検出回路９は、遅延時間Ｔｄ１を基準として位相の同期、非同期を検出する。
【００１７】
さて、図２１は、特開昭５６−１６９９３１号公報や米国特許４，３２２，６４３号で開示されている位相比較回路１の一構成例を示す回路図である。位相比較回路１は、インバータ回路４０〜４３、２入力ＮＡＮＤ回路４６〜５１、３入力ＮＡＮＤ回路５２，５３、および、４入力ＮＡＮＤ回路５６で構成される。この回路においては、入力信号ｆ１および帰還信号ｆ２がともにＬｏｗの状態にあるとき、出力信号Ｐｕ，ＰｄはいずれもＬｏｗの状態にある。
【００１８】
先に入力信号ｆ１がＬｏｗからＨｉへと遷移すると、インバータ回路４０、２入力ＮＡＮＤ回路４６、３入力ＮＡＮＤ回路５２、インバータ回路４２の順に信号変化が伝搬して、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして、入力信号ｆ１に遅れて帰還信号ｆ２がＬｏｗからＨｉへと遷移すると、インバータ回路４１、２入力ＮＡＮＤ回路４７、３入力ＮＡＮＤ回路５３、インバータ回路４３の順に信号変化が伝搬して、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして続いて、インバータ回路４１、２入力ＮＡＮＤ回路４７、４入力ＮＡＮＤ回路５６、３入力ＮＡＮＤ回路５２，５３、インバータ回路４２，４３の順に信号変化が伝搬して、出力信号Ｐｕ，Ｐｄが共にＨｉからＬｏｗへと変化する。
【００１９】
一方、先に帰還信号ｆ２がＬｏｗからＨｉへ遷移すると、インバータ回路４１、２入力ＮＡＮＤ回路４７、３入力ＮＡＮＤ回路５３、インバータ回路４３の順に信号変化が伝搬して、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして、帰還信号ｆ２に遅れて入力信号ｆ１がＬｏｗからＨｉへと遷移すると、インバータ回路４０、２入力ＮＡＮＤ回路４６、３入力ＮＡＮＤ回路５２、インバータ回路４２の順に信号変化が伝搬して、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして続いて、インバータ回路４０、２入力ＮＡＮＤ回路４６、４入力ＮＡＮＤ回路５６、３入力ＮＡＮＤ回路５２，５３、インバータ回路４２，４３の順に信号変化が伝搬して、出力信号Ｐｕ，Ｐｄを共にＨｉからＬｏｗへ変化させる。
【００２０】
以上の構成により、位相比較回路１において、入力信号ｆ１と帰還信号ｆ２の立ち上がり位相の差に応じた幅のパルス信号たる出力信号Ｐｕ，Ｐｄが生成される。
【００２１】
【発明が解決しようとする課題】
従来のＰＬＬ回路は上記のような構成であるので、以下の３つの課題があった。
【００２２】
（１）入力信号ｆ１と帰還信号ｆ２とが位相同期に近づくと位相差が微小になり、パルス信号Ｐｃのパルス幅Ｐｗ１が狭くなるので、Ｄ−ＦＦ回路８がパルス信号Ｐａの状態を正しく取り込めない場合がある。例えば、図２０においてパルス信号Ｐｃが出力信号Ｐｕ，Ｐｄを受けてアクティブになったにもかかわらず、そのパルス幅Ｐｗ１が狭くてＤ−ＦＦ回路８がアクティブになったことを認識できないために、ロック検出信号ＳＬをＬｏｗレベルに保ってしまうことがある。
すなわち、ロック検出信号として誤った内容を出力する可能性がある。
【００２３】
（２）同期状態で入力信号ｆ１が突然停止した場合（回路基板上での接触不良や断線等、何らかの理由で入力信号ｆ１の入力が妨げられた場合）、パルス信号Ｐｃのパルス幅Ｐｗ１は広がり続ける（図２２、なお、図２２では時点ＬＰにおいて入力信号ｆ１が停止した場合を示している）。その結果、パルス信号ＰｃのＬｏｗからＨｉへの遷移が起きず、Ｄ−ＦＦ回路８は位相同期でないにもかかわらず位相同期を示すＨｉレベルをロック検出信号ＳＬに出し続けたままとなる。
【００２４】
（３）ＰＬＬ回路は、出力信号が入力信号に同期する過程において瞬時的に位相差が０となる場合があるが、このような場合もパルス信号Ｐｃのパルス幅は狭くなるので、同期が完了していないにもかかわらず位相同期を示す出力を一時的に出してしまう。図２３は、帰還信号ｆ２が入力信号ｆ１に同期する過程における周波数の時間変化の様子を示す図である。制動係数を小さく設定したＰＬＬ回路では、振動しながら帰還信号ｆ２が入力信号ｆ１の周波数および位相に漸近していくので、同期が完了していない○印の点においても周波数と位相とが瞬時的に一致する場合が存在する。この場合、同期が完了していないにもかかわらず従来のロック検出回路９では同期状態と判定してしまう。
【００２５】
そこで、この発明の課題は、位相同期に近づいた場合や入力信号が突然停止した場合、あるいは、出力信号が入力信号に同期する過程において瞬時的に位相差が０となる場合であっても、誤った内容のロック検出信号を出力しないロック検出回路、および、それを備えるＰＬＬ回路を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号を所定の期間ラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部とを備えるロック検出回路である。当該ロック検出回路において、前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。さらに、前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。また、前記入力信号のアクティブ期間が前記位相差の前記所定値よりも短い場合には、前記位相差検出部は前記位相差検出信号をアクティブ化しない。
【００３１】
請求項２に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路とを備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部は、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路と、を含む。さらに、前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。また、前記制御信号は、前記遅延回路にも入力され、前記遅延回路における遅延量を制御する。
【００３３】
請求項３に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、前記帰還信号を出力するか否かを制御することが可能な出力制御部と、前記入力信号および前記帰還信号のいずれかを出力するスイッチと、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記出力制御部が前記帰還信号を出力する場合は、前記スイッチは前記帰還信号を出力し、前記出力制御部が前記帰還信号を出力しない場合は、前記スイッチは前記入力信号を出力する。前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。前記ラッチ回路における前記リセット信号の信号変化は、前記スイッチからの出力信号により制御され、前記第２論理値から前記第１論理値となる第２の方向へ変化するときまで、前記位相差検出信号をラッチする。
【００３４】
請求項４に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、前記帰還信号を分周する分周回路と、前記分周回路の出力と前記リセット信号とが入力され、両者の論理演算を行うゲート回路と、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力される。前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチする。前記ゲート回路の出力は、前記信号出力部における前記ロック検出信号のアクティブ化を制御する。
【００３５】
請求項５に記載の発明は、発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、前記制御信号を受けて前記帰還信号を出力する発振回路と、を備える位相同期ループ回路である。当該位相同期ループ回路において、前記位相差検出部は、前記第１および第２パルス信号のうち一方の、所定の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記所定の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路とを含む。前記位相比較回路の前記比較結果は、パルス幅の異なる２種類の比較結果信号として出力され、前記比較結果信号の一方は前記フィルタに入力され、前記比較結果信号の他方は前記位相差検出部への前記位相差入力信号として入力される。
【００３６】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、入力信号および帰還信号に所定値以上の位相差があるときにリセット信号をアクティブ化するリセット信号出力部と、リセット信号がアクティブ化されたときにはロック検出信号をアクティブ化しない信号出力部とを備えるロック検出回路をＰＬＬ回路に設けることにより、誤った内容のロック検出信号を出力しないロック検出回路を備えるＰＬＬ回路を実現するものである。
【００３７】
＜ＰＬＬ回路の構成＞
図１は、本実施の形態に係るＰＬＬ回路の構成を示す図である。図１に示すように、このＰＬＬ回路は、図１８に示した従来のＰＬＬ回路と同様、入力信号ｆ１と分周された出力信号である帰還信号ｆ２との位相比較を行う位相比較回路１、位相比較回路１の出力に応じてパルス幅を変化させてパルスを出力するチャージポンプ回路２、チャージポンプ回路２の出力パルスを積分してアナログ電圧信号Ｖｃとして出力するループフィルタ回路３、アナログ電圧信号Ｖｃの値に応じて発振周波数を変化させ、出力信号ｆｏを出力する電圧制御発振回路４、出力信号ｆｏを分周して帰還信号ｆ２を出力する分周回路５、および、入力信号ｆ１と帰還信号ｆ２とが位相同期しているかどうかを位相比較回路１からの出力信号Ｐｕ，Ｐｄにより検出するロック検出回路２０を備えている。
【００３８】
ただし、ロック検出回路２０の構成は、図１８に示した従来のロック検出回路９の構成とは異なっている。ロック検出回路２０の構成については後に詳述する。
【００３９】
なお、電圧制御発振回路４は例えばリングカウンタで構成される。そして、リングカウンタには、ループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられ、リングカウンタの発振周波数はアナログ電圧信号Ｖｃの値に応じて変化する。
【００４０】
＜ＰＬＬ回路の基本動作＞
このＰＬＬ回路においては、帰還信号ｆ２が入力信号ｆ１に同期するように制御される。そして、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも遅れている時は、その位相差に応じた幅のパルス信号が出力信号Ｐｕとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって上昇する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も上昇し、帰還信号ｆ２の位相を早める。
【００４１】
一方、帰還信号ｆ２の位相が入力信号ｆ１の位相よりも進んでいる時は、その位相差に応じた幅のパルス信号が出力信号Ｐｄとして位相比較回路１から出力される。このとき、アナログ電圧信号Ｖｃの値は、チャージポンプ回路２およびループフィルタ３のはたらきによって下降する。また、アナログ電圧信号Ｖｃを受けた電圧制御発振回路４のはたらきによって、出力信号ｆｏの周波数も下降し、帰還信号ｆ２の位相を遅くする。
【００４２】
なお、位相比較回路１の出力信号Ｐｕは、入力信号ｆ１のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。また、位相比較回路１の出力信号Ｐｄは、帰還信号ｆ２のパルスの立ち上がりでＨｉ（Ｈｉアクティブとする、以下同様）に変化するパルス信号である。そして、出力信号Ｐｕ，Ｐｄのうち遅くＨｉに変化した方は、立ち上がり後すぐにＬｏｗに立ち下がり、かつ、早くＨｉに変化した方も、遅くＨｉに変化した方の立ち下がりとともにＬｏｗに変化する。
【００４３】
なお、位相比較回路１は、図１８のＰＬＬ回路の場合と同様、図２１のように構成すればよい。すなわち、このような構成をとることで、入力信号ｆ１および帰還信号ｆ２がともにＬｏｗの状態にあるときは、出力信号Ｐｕ，ＰｄはいずれもＬｏｗの状態をとる。そして、先に入力信号ｆ１がＬｏｗからＨｉへと遷移すると、出力信号ＰｕがＬｏｗからＨｉへと変化し、入力信号ｆ１に遅れて帰還信号ｆ２がＬｏｗからＨｉへと遷移すると、出力信号ＰｄがＬｏｗからＨｉへと変化する。そして続いて、出力信号Ｐｕ，Ｐｄが共にＨｉからＬｏｗへと変化する。
【００４４】
一方、先に帰還信号ｆ２がＬｏｗからＨｉへ遷移すると、出力信号ＰｄがＬｏｗからＨｉへと変化し、帰還信号ｆ２に遅れて入力信号ｆ１がＬｏｗからＨｉへと遷移すると、出力信号ＰｕがＬｏｗからＨｉへと変化する。そして続いて、出力信号Ｐｕ，Ｐｄを共にＨｉからＬｏｗへ変化させる。
【００４５】
＜ロック検出回路２０の構成＞
さて、ロック検出回路２０は、位相比較回路１からの出力信号Ｐｕ，Ｐｄが入力され、両者の排他的論理和を反転して出力する排他的ＮＯＲ回路６、排他的ＮＯＲ回路６の出力するパルス信号Ｐｃを遅延して出力する遅延回路７、遅延回路７の出力するパルス信号Ｐａとパルス信号Ｐｃとの論理和を演算して出力するＯＲ回路２２、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路、入力信号ｆ１がクロック入力端Ｔに入力され、入力信号ｆ１の発振の回数をカウントし、カウントの数がＮ（＞０）に達したときに出力をアクティブ化するカウンタ２１、および、アクティブの信号Ｖｄｄが常時入力されるＤ−ＦＦ回路８を備えている。
【００４６】
ＮＡＮＤラッチ回路を構成するＮＡＮＤ回路２３の一方の入力端には帰還信号ｆ２が入力され、他方の入力端にはＮＡＮＤ回路２４の出力が入力される。また、ＮＡＮＤ回路２４の一方の入力端にはＯＲ回路２２の出力信号Ｐｂが入力され、他方の入力端にはＮＡＮＤ回路２３の出力信号Ｐｅが入力される。なお、ＮＡＮＤ回路２３の出力信号Ｐｅは、カウンタ２１およびＤ−ＦＦ回路８の出力をリセットするリセット信号としてはたらく。
【００４７】
カウンタ２１は、入力信号ｆ１が入力されるクロック入力端Ｔ、リセット信号Ｐｅが入力されるリセット入力端Ｒ、および、出力信号Ｐｆを出力する出力端Ｑｃを備えている。
【００４８】
Ｄ−ＦＦ回路８は、カウンタ２１の出力信号Ｐｆが入力されるクロック入力端Ｔ、信号Ｖｄｄが入力される信号入力端Ｄ、および、ロック検出信号ＳＬを出力する出力端Ｑを備えている。
【００４９】
＜図２のＰＬＬ回路について＞
また、図２は、本実施の形態に係るＰＬＬ回路の変形例を示す図であり、図１のＰＬＬ回路とは、帰還信号ｆ２の代わりに入力信号ｆ１がＮＡＮＤ回路２３に入力され、入力信号ｆ１の代わりに帰還信号ｆ２がカウンタ２１のクロック入力端Ｔに入力される点のみ異なっている。
【００５０】
＜ＰＬＬ回路の動作＞
まず、図１のＰＬＬ回路の動作について、図３〜図５を用いて説明する。図３〜図５は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。図３は、入力信号ｆ１の位相が帰還信号ｆ２の位相とほぼ一致している場合（すなわち同期の場合）を示し、図４および図５はそれぞれ、入力信号ｆ１の位相が帰還信号ｆ２の位相よりも遅れている、および進んでいる場合（すなわちいずれも非同期の場合）を示している。
【００５１】
排他的ＮＯＲ回路６は、帰還信号ｆ２および入力信号ｆ１の遅速に関わらず、両者の位相差に応じたパルス幅Ｐｗ２のパルス信号Ｐｃを、位相比較回路１の出力信号Ｐｕ，Ｐｄを用いて生成し、出力する（なお、図３においては、ほぼ同期とみなせるが、出力信号Ｐｕ，Ｐｄの立ち上がりに若干の位相差があるものとする）。また、遅延回路７はパルス信号Ｐｃを所定の時間Ｔｄ２だけ遅らせたパルス信号Ｐａを出力する。なお、図３〜図５のパルス信号Ｐａ，Ｐｃを見れば分かるように、このパルス信号Ｐａ，Ｐｃは、位相比較回路１の比較結果である出力信号ＰｕまたはＰｄのうちパルス幅の長い方のパルス波形を反映したものとなっている。
【００５２】
ＯＲ回路２２は、パルス信号Ｐａ，Ｐｃの論理和を演算して出力信号Ｐｂを出力する。よって、図３の場合のようにほぼ同期状態にあるときは、パルス信号Ｐａ，ＰｃがともにＬｏｗの状態になることがないので、出力信号Ｐｂはアクティブ化しない（ここでは、出力信号ＰｂがＬｏｗアクティブであるとする）。なお、もちろん、遅延時間Ｔｄ２の値の設定如何で、パルス信号Ｐａ，ＰｃがともにＬｏｗになるかどうかを調節することが可能である。
【００５３】
一方、図４および図５の場合のように非同期状態にあるときは、パルス信号Ｐａ，ＰｃがともにＬｏｗの状態になる期間だけ、出力信号Ｐｂはアクティブ化する。
【００５４】
さて、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路は、アクティブ化した出力信号Ｐｂを、図４および図５に示すように帰還信号ｆ２の立ち下がり時までラッチする機能を有する。なお、ＮＡＮＤラッチ回路の特性上、図５の場合のように、帰還信号ｆ２がＬｏｗレベルにあり、出力信号Ｐｂ，ＰｅがＨｉレベルにある状態で、帰還信号ｆ２がＨｉレベルに遷移した場合は、ＮＡＮＤラッチ回路は、帰還信号ｆ２の遷移の時点で出力信号Ｐｂをラッチする。しかし、ラッチの開始が出力信号Ｐｂの遷移に前後するだけであり、アクティブ化した出力信号Ｐｂをラッチする機能に変わりはない。
【００５５】
ＮＡＮＤラッチ回路から出力されるリセット信号Ｐｅは、Ｌｏｗアクティブであり、Ｌｏｗレベルに変化したときに、カウンタ２１およびＤ−ＦＦ回路８の出力がリセットされる。すなわち、図４および図５に示すようにロック検出信号ＳＬがアクティブ化していた場合（ロック検出信号ＳＬはＨｉアクティブとする）、リセット信号Ｐｅの遷移によりロック検出信号ＳＬは非アクティブ化する。
【００５６】
また、カウンタ２１は、入力信号ｆ１の発振の数がＮ（＞０）に達したときに出力をアクティブ化する。よって、Ｄ−ＦＦ回路８は図３に示すように、Ｎ周期の間、リセットが生じなかったときに初めて、カウンタ２１からの出力信号Ｐｆを得てロック検出信号ＳＬをアクティブ化することができる。
【００５７】
次に、図２のＰＬＬ回路の動作の説明であるが、この場合は、ロック検出回路２０に対する入力信号ｆ１と帰還信号ｆ２の機能が入れ替わっているだけである。よって、図３〜図５のタイミングチャートにおいては、入力信号ｆ１の信号変化に起因して生じる各遷移が帰還信号ｆ２の信号変化に起因して生じ、帰還信号ｆ２の信号変化に起因して生じる各遷移が入力信号ｆ１の信号変化に起因して生じる点のみ入れ替わるだけである。
【００５８】
＜特徴的な機能＞
さて、以上をまとめると、まず、ロック検出回路２０は、発振を繰り返す２つのパルス信号（すなわち入力信号ｆ１、帰還信号ｆ２）に所定値以上の位相差があるときに、リセット信号Ｐｅをアクティブ化する▲１▼リセット信号出力部と、そのリセット信号がアクティブ化されたときには、上記２つのパルス信号が同期していることを示すロック検出信号ＳＬをアクティブ化しない▲２▼信号出力部と、２つのパルス信号のうちいずれか一方の発振の回数をカウントし、カウント数がＮ（＞０）に達したときに出力をアクティブ化し、リセット信号がアクティブ化されたときには、カウントの数をリセットする▲３▼カウンタとに分けて考えられる。
【００５９】
ここで、▲１▼リセット信号出力部はさらに、上記２つのパルス信号の間で位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、位相差検出信号を所定の期間ラッチしてリセット信号として出力するラッチ回路とに分けることができる。なお、上記の位相差検出部は、排他的ＮＯＲ回路６、遅延回路７、ＯＲ回路２２で構成され、上記のラッチ回路は、ＮＡＮＤ回路２３，２４で構成されるＮＡＮＤラッチ回路である。そして、上記の位相差検出信号とは出力信号Ｐｂのことであり、リセット信号は出力信号Ｐｅのことである。
【００６０】
また、▲２▼信号出力部はＤ−ＦＦ回路８であり、▲３▼カウンタはカウンタ２１である。
【００６１】
＜効果＞
このように考えたとき、本実施の形態に係るＰＬＬ回路中のロック検出回路２０は以下の効果を有する。
【００６２】
すなわち、２つのパルス信号に所定値以上の位相差があるときに、リセット信号Ｐｅがアクティブ化されてロック検出信号ＳＬがアクティブ化されない。よって、本実施の形態においてＤ−ＦＦ回路８の信号入力端Ｄに常時、アクティブの信号Ｖｄｄが加えられているように、リセット信号Ｐｅがアクティブ化されない限りは、信号出力部が原則的にロック検出信号をアクティブ化するようにしておけば、両パルス信号の位相が同期した場合に、誤ってロック検出信号の内容を非同期として出力してしまうことがない。
【００６３】
よって、両パルス信号の位相差が微小になったとしても、発明が解決しようとする課題の（１）に記載したような、Ｄ−ＦＦ回路８が、ロック検出信号ＳＬをＬｏｗレベルに保ってロック検出信号として誤った内容を出力することがない。
【００６４】
また、２つのパルス信号の少なくとも一方が、途切れることなく発振を繰り返す継続的パルス信号であって、リセット信号のアクティブ化が継続的パルス信号の信号変化に基づいておれば、２つのパルス信号の一方が継続的パルス信号ではない場合であって、その信号が突然停止してしまい、両パルス信号の位相差が拡大を続ける場合であっても、確実にリセット信号のアクティブ化を行うことができる。その結果、誤ってロック検出信号の内容を同期として出力し続けることがない。
【００６５】
このことを図１のＰＬＬ回路を用いて説明する。帰還信号ｆ２は電圧制御発振回路４で生成されるパルス信号であるので、途切れることなく発振を繰り返す継続的パルス信号である。よって、帰還信号ｆ２がＮＡＮＤラッチ回路の入力端に入力されておれば、例えば図４のタイミングチャートにおいて入力信号ｆ１が突然停止した場合であっても、位相差検出信号Ｐｂが帰還信号ｆ２の信号変化に基づいて確実に出力し、ロック検出信号ＳＬを非アクティブ化することができる。
また、図５のタイミングチャートの場合であっても、入力信号ｆ１が突然停止した場合には、結局、入力信号ｆ１の位相が帰還信号ｆ２の位相に無限大の位相差で遅れるのと同視できることから、結局、図４の場合と同様になる。
【００６６】
すなわち、確実にリセット信号Ｐｅのアクティブ化を行うことができ、誤ってロック検出信号の内容を同期であると出力し続けることがない。
【００６７】
なお、図４および図５のタイミングチャートを見れば分かるように、本実施の形態の構成によれば、一周期の間で、リセット信号Ｐｅを帰還信号ｆ２の立ち下がりにより再び非アクティブ状態に戻すことができる。これにより、停止していた入力信号ｆ１が復帰したときに、即座にロック検出の再開を行うことも可能となる。
【００６８】
また、ロック検出回路２０においては、ラッチ回路が位相差検出部からの位相差検出信号（Ｐｂ）を所定の期間ラッチする。よって、位相差が微小で位相差検出部からわずかの期間しか位相差検出信号がアクティブ化されない場合であっても、位相差検出信号のアクティブ化期間をラッチして拡大することができ、信号出力部がリセット信号を認識できないことを防止できる。
【００６９】
また、ロック検出回路２０においては、上記２つのパルス信号のうち一方の、所定の方向への信号変化（立ち上がりまたは立ち下がり）に起因してアクティブ化し、他方の、同じ方向への信号変化に起因して非アクティブ化する位相差入力信号が位相差検出部に入力される。
【００７０】
ここでいう位相差入力信号とは、排他的ＮＯＲ回路６に入力される出力信号Ｐｕ，Ｐｄのうちパルス幅の長い方を指す。なお、排他的ＮＯＲ回路６は実質的には、出力信号Ｐｕ，Ｐｄのうちパルス幅の大きい方を選択しているに過ぎないので、パルス信号Ｐｃが上記の位相差入力信号に相当すると考えられる。
【００７１】
そして、位相差入力信号であるパルス信号Ｐｃのアクティブ期間Ｐｗ２が遅延時間Ｔｄ２よりも短い場合には、図４および図５から分かるように位相差検出信号（Ｐｂ）がアクティブ化されることはない。
【００７２】
よって、位相差入力信号であるパルス信号Ｐｃのアクティブ期間が遅延時間Ｔｄ２よりも短い程度（両パルス信号が同期しているとみなせる程度）に微小な場合には、位相差検出信号をアクティブ化しない。よって、両パルス信号の位相が同期した場合に、リセット信号がアクティブ化されることはなく、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【００７３】
また、ロック検出回路２０においては、カウンタ２１の出力信号ＰｆがＤ−ＦＦ回路のクロックとして入力されているために、カウンタの出力がアクティブ化されたときに、信号出力部におけるロック検出信号のアクティブ化が可能となる。
【００７４】
よって、Ｎ周期に達しないうちにリセット信号がアクティブ化してしまった場合には、ロック検出信号がアクティブ化されることはない。その結果、上記２つのパルス信号が振動しながら同期に近づき、その過程で周波数と位相とが瞬時的に一致する場合には、ロック検出信号のアクティブ化を防止することができる。
よって、同期が完了していない段階で、同期しているとの誤った内容のロック検出信号を出力しない。
【００７５】
＜実施の形態２＞
本実施の形態は、実施の形態１に係るＰＬＬ回路の変形例であり、図１８に示した従来のＰＬＬ回路と同様、ループフィルタ３から出力されるアナログ電圧信号Ｖｃを、ロック検出回路２０の遅延回路７に入力するようにしたものである。
図６は本実施の形態に係るＰＬＬ回路を示す図である。なお、図６においては実施の形態１に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【００７６】
なお、遅延回路７は例えばリングカウンタで構成され、リングカウンタにループフィルタ３の出力するアナログ電圧信号Ｖｃが与えられる。そして、リングカウンタを構成する各遅延段の遅延量が、アナログ電圧信号Ｖｃの値に応じて変化する。
【００７７】
その他の構成は実施の形態１に係るＰＬＬ回路と同様のため、説明を省略する。
【００７８】
このように、遅延回路７の各遅延段の遅延量をアナログ電圧信号Ｖｃで制御すると、遅延回路７における遅延量と入力信号ｆ１との間に適当な相関関係を設定することにより、ロック検出の基準を入力信号ｆ１の周波数に対して一定割合に設定することができる。すなわち例えば、入力信号ｆ１の周波数が高い場合に遅延回路７における遅延量を少なくし、入力信号ｆ１の周波数が低い場合に遅延回路７における遅延量を多くするようにしておけば、周波数が高い入力信号ｆ１に対しては、位相差の検出をより厳密に行うことができる。
【００７９】
＜実施の形態３＞
本実施の形態も、実施の形態１に係るＰＬＬ回路の変形例であり、実施の形態１における排他的ＮＯＲ回路６およびＯＲ回路２２をそれぞれ、ＯＲ回路およびＮＡＮＤ回路に変更したものである。
【００８０】
図７は本実施の形態に係るＰＬＬ回路を示す図である。なお、図７でも実施の形態１に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。このＰＬＬ回路においては、排他的ＮＯＲ回路６に代わってＯＲ回路２６を設け、ＯＲ回路２２に代わってＮＡＮＤ回路２５を設けている。なお、ＯＲ回路２６の出力信号はＰｃ２とし、それに伴って遅延回路７の出力信号もＰａ２としている。その他の構成は実施の形態１に係るＰＬＬ回路と同様のため、説明を省略する。
【００８１】
次に、本実施の形態に係るＰＬＬ回路の動作を、図８〜図１０を用いて説明する。図８〜図１０は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。
【００８２】
図８〜図１０を見れば分かるように、各図は、実施の形態１におけるタイミングチャートを示す図３〜図５のそれぞれに対応しており、相違点は、パルス信号Ｐｃ，Ｐａが、Ｈｉ，Ｌｏｗの逆転したパルス信号Ｐｃ２，Ｐａ２に変わっている点のみである。
【００８３】
よって、本実施の形態に係るＰＬＬ回路も、実施の形態１に係るＰＬＬ回路と同様の効果を有する。
【００８４】
なお、排他的ＮＯＲ回路６よりもＯＲ回路２６の方が少ないトランジスタ数で構成できるので、ロック検出回路２０を回路基板に形成する際に占有面積を小さくすることができる。
【００８５】
＜実施の形態４＞
本実施の形態は、実施の形態３に係るＰＬＬ回路の変形例であり、帰還信号ｆ２を出力するか否かを制御することが可能な出力制御部たるＡＮＤ回路と、ＮＡＮＤ回路２３に与えられる信号を、入力信号ｆ１および帰還信号ｆ２のいずれかから選択するスイッチとを設けたものである。
【００８６】
スタンバイモードやテスト等の目的で、出力信号ｆｏを一時的にＬｏｗレベルに固定するようにしたＰＬＬ回路はしばしば用いられる。本実施の形態は、そのような機能を実施の形態３に係るＰＬＬ回路に持たせたものである。
【００８７】
図１１は、本実施の形態に係るＰＬＬ回路を示す図である。なお、図１１では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【００８８】
図１１においては、電圧制御発振回路４から出力される出力信号ｆｏが一方の入力端に与えられるＡＮＤ回路１４を設けて、出力信号ｆｏを分周回路５に与えるか否かを、ＡＮＤ回路１４の他方の入力端に与えられる出力制御信号Ｅにより決定することができるようにしている。
【００８９】
また、入力信号ｆ１および帰還信号ｆ２のいずれかを制御信号Ｓにより選択して出力可能なスイッチ１５を設け、その出力をＮＡＮＤ回路２３に与えることにより、ＮＡＮＤ回路２３に与えられる信号を、入力信号ｆ１および帰還信号ｆ２のいずれかから選択できるようにしている。
【００９０】
その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【００９１】
本実施の形態においては、ＡＮＤ回路１４が出力制御信号ＥのＨｉ状態（Ｈｉアクティブとする）を受けて出力信号ｆｏを分周回路に与え、帰還信号ｆ２を出力する場合には、スイッチ１５は出力制御信号Ｅと連動した制御信号Ｓにより帰還信号ｆ２を出力する。
【００９２】
一方、ＡＮＤ回路１４が出力制御信号ＥのＬｏｗ状態を受けて出力信号ｆｏを分周回路に与えず、帰還信号ｆ２を出力しない場合には、スイッチ１５は出力制御信号Ｅと連動した制御信号Ｓにより入力信号ｆ１を出力する。
【００９３】
このようにすれば、ＮＡＮＤラッチ回路におけるリセット信号Ｐｅの信号変化は、スイッチ１５の出力である入力信号ｆ１または帰還信号ｆ２のいずれかにより制御される。
【００９４】
よって、例えばＰＬＬ回路の通常動作時には、スイッチ１５から帰還信号ｆ２が出力されるようにしておいて、途切れることなく発振を繰り返す継続的パルス信号である帰還信号ｆ２をリセット信号Ｐｅの信号変化に利用することができる。
【００９５】
一方、動作テストやスタンバイモード等のためにＰＬＬ回路の動作をユーザが停止させたい場合には、ユーザが出力制御信号Ｅを与えられるようにしておくことで、出力制御信号Ｅおよび制御信号Ｓにより入力信号ｆ１をリセット信号Ｐｅの信号変化に利用することができる。
【００９６】
＜実施の形態５＞
本実施の形態も、実施の形態３に係るＰＬＬ回路の変形例であり、カウンタ２１を省略して、ＰＬＬ回路に出力信号ｆｏを分周するための分周回路がさらに設けられている場合に、その分周回路にカウンタ２１の代用をさせようとするものである。
【００９７】
図１２は本実施の形態に係るＰＬＬ回路を示す図である。図１２に示すように本実施の形態に係るＰＬＬ回路においては、カウンタ２１に代わってＮＡＮＤ回路２８が設けらており、また、出力信号ｆｏを分周するための分周回路１６がさらに設けられている。そして、ＮＡＮＤ回路２８の一方の入力端にはリセット信号Ｐｅが与えられ、他方の入力端には分周回路１６の出力信号ｆｏ２が与えられている。
【００９８】
なお、図１２では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【００９９】
このような構成をとることの利点を以下に説明する。クロックシンセサイザ等の用途では、分周回路５以外の新たな分周回路を設けて電圧制御発振回路４の信号を分周して出力する構成のＰＬＬ回路がしばしば用いられる。そこで、新たに設けられた分周回路をカウンタ２１として機能させ、カウンタ２１として形成すべき基板上の領域を省略して、回路の占有面積の低減を図るのである。
【０１００】
さて、分周回路５の分周比をＭ、分周回路１６の分周比をＬとすると、Ｎ×Ｍ≦Ｌ（但し、Ｎは図７におけるカウンタ回路２１のカウント数）を満たす分周比を分周回路１６が有している場合に、図１および図７に示したＰＬＬ回路と同様の動作が実現可能となる。
【０１０１】
例えば、出力信号ｆｏの周波数が１００ＭＨｚであり、分周回路１６の分周比が１００、分周回路５の分周比が１０、カウンタ回路２１で求められるカウント数が１０であった場合、出力信号ｆｏ２の周波数は１ＭＨｚ、帰還信号ｆ２の周波数は１０ＭＨｚとなる。このとき、リセット信号Ｐｅが各周期を通じて連続してアクティブ化を繰り返しているとすれば、その周波数は帰還信号ｆ２の周波数に応じた１０ＭＨｚとなる。このことから、ＮＡＮＤ回路２８において、周波数１ＭＨｚの出力信号ｆｏ２と周波数１０ＭＨｚのリセット信号Ｐｅとの論理積が演算されて反転出力されて、合計１０個分のパルスがＤ−ＦＦ回路８に入力されることになる。
【０１０２】
ここで、Ｄ−ＦＦ回路８のクロック入力端が１０ＭＨｚのパルス１０回分（この数字はカウント数１０を反映している）以上のパルス幅の信号を検知したときに、Ｄ−ＦＦ回路８からロック検出信号ＳＬが出力されるとしておけば、リセット信号Ｐｅが連続して非アクティブの状態（Ｈｉレベル）をパルス１０回分以上のパルス幅で保つことにより、はじめてロック検出信号ＳＬが出力されることになる。
【０１０３】
すなわち、上記のＮ×Ｍ≦Ｌの条件を満たしておれば、図１および図７に示したＰＬＬ回路と同様の動作を実現できることになる。
【０１０４】
このように、分周回路１６の出力とリセット信号Ｐｅとが入力され、両者の論理演算を行うゲート回路たるＮＡＮＤ回路２８が、信号出力部たるＤ−ＦＦ回路８におけるロック検出信号ＳＬのアクティブ化を制御するようにしておけば、分周回路１６をカウンタとして流用することができる。
【０１０５】
その結果、カウンタとして形成すべき基板上の領域を省略することができ、回路の占有面積の低減を図ることができる。
【０１０６】
＜実施の形態６＞
本実施の形態も、実施の形態３に係るＰＬＬ回路の変形例であり、位相差の出力信号Ｐｕ，Ｐｄを出力していた位相比較回路１に代わって、パルス幅の異なる２種類の比較結果信号を出力するように構成したものである。
【０１０７】
図１３は本実施の形態に係るＰＬＬ回路を示す図である。なお、図１３では実施の形態３に係るＰＬＬ回路と同様の機能を有する要素については同一符号を付している。
【０１０８】
図１３に示すように、このＰＬＬ回路においては、位相比較回路１に代わって、２組の出力信号Ｐｕ，ＰｄおよびＰｕ２，Ｐｄ２が出力される位相比較回路１１が採用されている。そして、実施の形態３に係るＰＬＬ回路と同様の出力信号Ｐｕ，ＰｄはＰＬＬ回路のチャージポンプ回路２にのみ入力され、ロック検出回路２０には入力されず、一方、出力信号Ｐｕ２，Ｐｄ２はロック検出回路２０のＯＲ回路２６の両入力端にのみ入力され、チャージポンプ回路２には入力されていない。なお、その他の構成は実施の形態３に係るＰＬＬ回路と同様のため、説明を省略する。
【０１０９】
次に、本実施の形態に係るＰＬＬ回路の動作を、図１４〜図１６を用いて説明する。図１４〜図１６は、このＰＬＬ回路の各部における信号のタイミングチャートを示す図である。
【０１１０】
図１４〜図１６を見れば分かるように、各図は、実施の形態３におけるタイミングチャートを示す図８〜図１０のそれぞれに対応しており、相違しているのは、出力信号Ｐｕ，Ｐｄとはパルス幅の異なる出力信号Ｐｕ２，Ｐｄ２の信号変化がパルス信号Ｐｃ２（およびＰａ２）の信号生成に寄与しているという点である。
【０１１１】
このような構成をとることの利点を以下に説明する。図１５および図１６に示されているように、出力信号Ｐｕ２，Ｐｄ２のパルス幅を出力信号Ｐｕ，Ｐｄのパルス幅より短く設定しておけば、パルス信号Ｐｃ２のパルス幅Ｐｗ３を短くすることができる。よって、ＯＲ回路２６、遅延回路７、およびＮＡＮＤ回路２５から構成される位相差検出部において位相差検出信号たる出力信号Ｐｂを生成する際に、遅延回路７における遅延量Ｔｄ３を小さく設定して、より高精度の位相差検出を行うことが可能となる。また、遅延回路７における遅延量Ｔｄ３を小さく設定することは、チャージポンプ回路２への入力信号の位相特性を変えることなく、遅延回路７の有する遅延段の段数を少なくできることを意味するので、遅延回路を形成すべき基板上の領域を少なくすることができ、回路の占有面積の低減を図ることができる。
【０１１２】
なお、位相比較回路１１の構成例を図１７に示す。図１７に示されているように、ここでは図２１に示した位相比較回路に加えて、インバータ回路４２，４３、３入力ＮＡＮＤ回路５２，５３、および、４入力ＮＡＮＤ回路５６と同様の入出力構成の、インバータ回路４４，４５、３入力ＮＡＮＤ回路５４，５５、および、４入力ＮＡＮＤ回路５７が設けられている。
【０１１３】
そして、３入力ＮＡＮＤ回路５４，５５は３入力ＮＡＮＤ回路５２，５３と同一の論理動作をし、インバータ回路４４，４５はインバータ回路４２，４３と同一の論理動作をし、４入力ＮＡＮＤ回路５７は４入力ＮＡＮＤ回路５６と同一の論理動作をする。そして、インバータ回路４４，４５は、位相比較回路１１の出力信号Ｐｕ２，Ｐｄ２を発生させている。
【０１１４】
出力信号Ｐｕ２，Ｐｄ２のパルス幅を出力信号Ｐｕ，Ｐｄのパルス幅より短く設定するためには、例えば４入力ＮＡＮＤ回路５７の入力から出力までの遅延時間を、４入力ＮＡＮＤ回路５６の入力から出力までの遅延時間よりも小さく設定すればよい。
【０１１５】
【発明の効果】
請求項１に記載の発明によれば、第１および第２のパルス信号に所定値以上の位相差があるときに、リセット信号がアクティブ化されてロック検出信号がアクティブ化されない。よって、例えば、リセット信号がアクティブ化されない限り、信号出力部は原則的にロック検出信号をアクティブ化するようにしておけば、両パルス信号の位相が同期した場合に、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【０１１７】
さらに、請求項１に記載の発明によれば、ラッチ回路が位相差検出部からの位相差検出信号を所定の期間ラッチする。よって、位相差が微小で位相差検出部においてわずかの期間しか位相差検出信号がアクティブ化されない場合であっても、位相差検出信号のアクティブ化期間をラッチして拡大することができ、信号出力部がリセット信号を認識できないことを防止できる。
【０１１８】
さらに、請求項１に記載の発明によれば、位相差入力信号のアクティブ期間が位相差の所定値よりも短い程度（両パルス信号が同期しているとみなせる程度）に微小な場合には、位相差検出信号をアクティブ化しない。よって、両パルス信号の位相が同期した場合に、リセット信号がアクティブ化されることはなく、誤ってロック検出信号の内容を非同期であると出力してしまうことがない。
【０１１９】
請求項１に記載の発明によれば、第１および第２のパルス信号のいずれかの発振がＮ周期連続して、カウンタの出力がアクティブ化されたときに、信号出力部におけるロック検出信号のアクティブ化が可能となる。よって、第１および第２のパルス信号が振動しながら同期に近づき、その過程で周波数と位相とが瞬時的に一致する場合には、ロック検出信号のアクティブ化を防止することができ、同期が完了していない段階で、同期しているとの誤った内容のロック検出信号を出力しない。
【０１２０】
請求項２から請求項５のいずれかに記載の発明によれば、請求項１に記載のロック検出回路と同様に、誤った内容のロック検出信号を出力しない位相同期ループ回路を得ることができる。
【０１２１】
請求項２に記載の発明によれば、制御信号が、遅延回路にも入力され、遅延回路における遅延量を制御する。よって、遅延回路における遅延量と入力信号との間に適当な相関関係を設定することにより、ロック検出の基準を入力信号の周波数に対して一定割合に設定することができる。
【０１２２】
請求項３に記載の発明によれば、ラッチ回路におけるリセット信号の信号変化は、スイッチの出力により制御される。よって、出力制御部が帰還信号を出力する場合は、途切れることなく発振を繰り返す継続的パルス信号である帰還信号をリセット信号の信号変化に利用することができ、また、出力制御部が帰還信号を出力しない場合は、入力信号をリセット信号の信号変化に利用することができる。
【０１２３】
請求項４に記載の発明によれば、分周回路の出力とリセット信号との論理演算出力が、信号出力部におけるロック検出信号のアクティブ化を制御する。よって、分周回路をカウンタとして流用することができる。その結果、カウンタとして形成すべき基板上の領域を省略することができ、回路の占有面積の低減を図ることができる。
【０１２４】
請求項５に記載の発明によれば、パルス幅の異なる少なくとも２種類の比較結果信号の一方はフィルタに入力され、他方は位相差検出部への位相差入力信号として入力される。よって、例えばフィルタ側への比較結果信号のパルス幅とは独立して、それよりも小さい値に、位相差検出部への比較結果信号のパルス幅を設定できる。その結果、位相差検出部において位相差検出信号を生成する際に、遅延回路における遅延量を小さく設定して、より高精度の位相差検出を行うことが可能となる。また、遅延回路における遅延量を小さく設定することは、フィルタ側への入力信号の位相特性を変えることなく、遅延回路の有する遅延段の段数を少なくできることを意味するので、遅延回路を形成すべき基板上の領域を少なくすることができ、回路の占有面積の低減を図ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る位相同期ループ回路を示す図である。
【図２】 実施の形態１に係る位相同期ループ回路の変形例を示す図である。
【図３】 実施の形態１に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図４】 実施の形態１に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図５】 実施の形態１に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図６】 実施の形態２に係る位相同期ループ回路を示す図である。
【図７】 実施の形態３に係る位相同期ループ回路を示す図である。
【図８】 実施の形態３に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図９】 実施の形態３に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１０】 実施の形態３に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１１】 実施の形態４に係る位相同期ループ回路を示す図である。
【図１２】 実施の形態５に係る位相同期ループ回路を示す図である。
【図１３】 実施の形態６に係る位相同期ループ回路を示す図である。
【図１４】 実施の形態６に係る位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図１５】 実施の形態６に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１６】 実施の形態６に係る位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図１７】 実施の形態６に係る位相同期ループ回路の位相比較回路を示す図である。
【図１８】 従来の位相同期ループ回路を示す図である。
【図１９】 従来の位相同期ループ回路における各部の信号の、非同期時におけるタイミングチャートを示す図である。
【図２０】 従来の位相同期ループ回路における各部の信号の、同期時におけるタイミングチャートを示す図である。
【図２１】 従来の位相同期ループ回路の位相比較回路を示す図である。
【図２２】 従来の位相同期ループ回路の問題を示すタイミングチャートを示す図である。
【図２３】 従来の位相同期ループ回路における入力信号と帰還信号との同期の過程を示す図である。
【符号の説明】
１，１１ 位相比較回路、２ チャージポンプ回路、３ ループフィルタ、４電圧制御発振回路、５ 分周回路、６ 排他的ＮＯＲ回路、７ 遅延回路、８Ｄ−ＦＦ回路、１４ ＡＮＤ回路、１５ スイッチ、１６ 分周回路、２０ ロック検出回路、２１ カウンタ、２２，２６ ＯＲ回路、２３〜２５，２８ ＮＡＮＤ回路。
Claims (5)
- 発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、
２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、
前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、
前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備え、
前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力され、
前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチし、
前記入力信号のアクティブ期間が前記位相差の前記所定値よりも短い場合には、前記位相差検出部は前記位相差検出信号をアクティブ化しないロック検出回路。 - 発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、
２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、
前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、
前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、
前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、
前記制御信号を受けて前記帰還信号を出力する発振回路とを備え、
前記位相差検出部は、
前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、
前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路と、を含み、
を含み、
前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチし、
前記制御信号は、前記遅延回路にも入力され、前記遅延回路における遅延量を制御する位相同期ループ回路。 - 発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、
２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、
前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、
前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、
前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、
前記制御信号を受けて前記帰還信号を出力する発振回路と、
前記帰還信号を出力するか否かを制御することが可能な出力制御部と、
前記入力信号および前記帰還信号のいずれかを出力するスイッチと、を備え、
前記出力制御部が前記帰還信号を出力する場合は、前記スイッチは前記帰還信号を出力し、
前記出力制御部が前記帰還信号を出力しない場合は、前記スイッチは前記入力信号を出力し、
前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力され、
前記ラッチ回路における前記リセット信号の信号変化は、前記スイッチからの出力信号により制御され、前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記出力信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するときまで、前記位相差検出信号をラッチする、位相同期ループ回路。 - 発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、
２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、
前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、
前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、
前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、
前記制御信号を受けて前記帰還信号を出力する発振回路と、
前記帰還信号を分周する分周回路と、
前記分周回路の出力と前記リセット信号とが入力され、両者の論理演算を行うゲート回路と、を備え、
前記位相差検出部には、前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号が入力され、
前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチし、
前記ゲート回路の出力は、前記信号出力部における前記ロック検出信号のアクティブ化を制御する、位相同期ループ回路。 - 発振を繰り返す第１および第２のパルス信号の間で所定値以上の位相差を検出したときに位相差検出信号をアクティブ化する位相差検出部と、
２つのＮＡＮＤ回路で構成され、前記位相差検出信号をラッチした信号をリセット信号として出力するラッチ回路と、
前記第１および第２のパルス信号のうちいずれか一方の前記発振の回数をカウントし、前記カウントの数がＮ（＞０）に達したときに出力をアクティブ化し、前記リセット信号がアクティブ化されたときには、前記カウントの数をリセットするカウンタと、
前記カウンタの前記出力がアクティブ化されたときに、前記第１および第２のパルス信号が同期していることを示すロック検出信号のアクティブ化が可能となり、前記リセット信号がアクティブ化されたときには、前記ロック検出信号をアクティブ化しない信号出力部と、を備えるロック検出回路と、
前記第１および第２のパルス信号の一方を入力信号とし、他方を帰還信号として、両信号の位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて制御信号を出力するフィルタと、
前記制御信号を受けて前記帰還信号を出力する発振回路と、を備え、
前記位相差検出部は、
前記第１および第２パルス信号のうち一方の、第１論理値から第２論理値となる第１の方向への信号変化に起因してアクティブ化し、前記第１および第２パルス信号のうち他方の、前記第１の方向への信号変化に起因して非アクティブ化する位相差入力信号を遅延させる遅延回路と、
前記位相差入力信号および前記遅延回路の出力の論理和を演算して、または、両者の論理積を反転させて、前記位相差検出信号として出力するゲート回路と、を含み、
前記ラッチ回路は、前記位相差検出信号がアクティブ化された場合に、前記第１パルス信号が前記第２論理値から前記第１論理値となる第２の方向へ変化するとき、もしくは前記第２パルス信号が前記第２の方向へ変化するときのいずれかまで前記位相差検出信号をラッチし、
前記位相比較回路の前記比較結果は、パルス幅の異なる２種類の比較結果信号として出力され、
前記比較結果信号の一方は前記フィルタに入力され、
前記比較結果信号の他方は前記位相差検出部への前記位相差入力信号として入力される、
位相同期ループ回路。
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| US7424082B2 (en) * | 2004-08-11 | 2008-09-09 | Micron Technology, Inc. | Digital lock detector for PLL |
| US7268629B2 (en) * | 2005-05-25 | 2007-09-11 | Kabushiki Kaisha Toshiba | System and method for lock detection of a phase-locked loop circuit |
| KR100825718B1 (ko) | 2005-12-08 | 2008-04-29 | 한국전자통신연구원 | 위상 고정 검출 장치 |
| KR100849211B1 (ko) * | 2006-10-04 | 2008-07-31 | 삼성전자주식회사 | 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법 |
| DE102006048379B4 (de) * | 2006-10-12 | 2008-11-06 | Infineon Technologies Ag | Verfahren zur Durchsatzsteuerung einer elektronischen Schaltung sowie entsprechende Durchsatzsteuerung und zugehörige Halbleiterschaltung |
| US8736323B2 (en) * | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
| US7511543B2 (en) * | 2007-02-08 | 2009-03-31 | International Business Machines Corporation | Automatic static phase error and jitter compensation in PLL circuits |
| KR101231743B1 (ko) * | 2009-04-24 | 2013-02-08 | 한국전자통신연구원 | 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 |
| US8258831B1 (en) * | 2009-11-09 | 2012-09-04 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for clock generator lock detector |
| JP5486956B2 (ja) * | 2010-02-24 | 2014-05-07 | 日本無線株式会社 | アンロック検出回路 |
| KR20140040328A (ko) * | 2012-09-25 | 2014-04-03 | 한국전자통신연구원 | 락 검출기 및 이를 포함하는 클럭 발생기 |
| US9252788B1 (en) | 2014-09-11 | 2016-02-02 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
| JP6896186B2 (ja) * | 2018-11-20 | 2021-06-30 | 三菱電機株式会社 | ロック検出回路及び位相同期回路 |
| GB202219593D0 (en) * | 2022-12-22 | 2023-02-08 | Novelda As | Phase lock detector |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000059213A (ja) * | 1998-08-12 | 2000-02-25 | Nec Corp | クロック再生装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322643A (en) | 1980-04-28 | 1982-03-30 | Rca Corporation | Digital phase comparator with improved sensitivity for small phase differences |
| US4420644A (en) | 1981-08-24 | 1983-12-13 | Hydrocarbon Research, Inc. | Lignin hydrocracking process to produce phenol and benzene |
| GB8522998D0 (en) * | 1985-09-18 | 1985-10-23 | Plessey Co Plc | Phase comparator lock detect circuit |
| JPH0779486B2 (ja) | 1986-04-09 | 1995-08-23 | ソニー株式会社 | Ｖｃｏの周波数変動補正装置 |
| GB2268645B (en) * | 1992-07-02 | 1996-08-21 | Motorola Inc | A lock detection circuit for a phase lock loop |
| US5909130A (en) * | 1996-04-30 | 1999-06-01 | Lucent Technologies Inc. | Digital lock detector for phase-locked loop |
| US5942948A (en) * | 1996-12-20 | 1999-08-24 | Texas Instruments Incorporated | High speed lock detector |
| US5956379A (en) * | 1997-06-11 | 1999-09-21 | Ag Communication Systems Corporation | Digital phase lock detector and low-pass filter selector |
| KR100468693B1 (ko) * | 1997-10-13 | 2005-03-16 | 삼성전자주식회사 | 안정적으로락상태를판별하는위상락검출회로 |
| US5969576A (en) * | 1997-12-22 | 1999-10-19 | Philips Electronics North America Corporation | Phase locked loop lock condition detector |
| US6483361B1 (en) * | 2001-05-18 | 2002-11-19 | National Semiconductor Corporation | Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error |
-
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2002
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000059213A (ja) * | 1998-08-12 | 2000-02-25 | Nec Corp | クロック再生装置 |
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| Publication number | Publication date |
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