KR100998259B1 - 다중위상신호 생성기 및 지연 값 제어신호 생성방법 - Google Patents

다중위상신호 생성기 및 지연 값 제어신호 생성방법 Download PDF

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Abstract

본 발명은 빠른 시간 내에 위상고정이 되고 고조파 록이 발생하지 않는 다중위상신호 생성기 및 다중위상신호를 생성하는데 사용되는 지연 값 제어신호 생성방법을 개시한다. 상기 다중위상신호 생성기는, 위상비교기, 초기 지연 값 제어신호발생장치, 제어기 및 지연 값 조절기를 구비한다. 상기 위상비교기는 클럭신호와 복수 개의 다중위상신호 중 하나의 지연신호의 위상을 비교하여 비교신호를 생성한다. 상기 초기 지연 값 제어신호발생장치는 상기 복수 개의 다중위상신호에 응답하여 초기 지연 값을 결정하는 초기 지연 값 제어신호를 생성한다. 상기 제어기는 상기 비교신호 및 상기 초기 지연 값 제어신호에 응답하여, 제어신호를 생성한다. 상기 지연 값 조절기는 상기 제어신호에 응답하여 상기 클럭신호를 일정시간 씩 지연시킨 상기 복수 개의 다중위상신호를 생성한다.
DLL, 지연, 지연고정루프, 다중위상신호

Description

다중위상신호 생성기 및 지연 값 제어신호 생성방법{Multi phase signal generator and generation method for delay value control signal}
본 발명은 다중위상신호 생성기에 관한 것으로, 특히 빠른 시간 내에 위상고정이 되고 고조파 록이 발생하지 않는 다중위상신호 생성기 및 다중위상신호를 생성하는데 사용되는 지연 값 제어신호 생성방법에 관한 것이다.
지연고정루프(Delay Locked Loop, DLL)는 수신된 외부클럭신호(external clock signal)를 일정한 크기의 지연성분(delay components)을 구비하는 직렬로 연결된 복수 개의 지연스테이지(delay stage)를 이용하여 복수 개의 다중위상신호(multi-phase signal)를 생성시키는 다중위상생성기를 구비한다. 다중위상생성기는 복수 개의 지연스테이지 각각에 포함된 지연성분의 크기를 감소시키거나 증가시킴으로서, 최종 지연스테이지로부터 출력되는 다중위상신호가 외부클럭신호에 비해 한 주기(one period) 차이가 나도록 제어한다.
생성되는 다중위상신호는 직렬로 연결된 각각의 지연스테이지의 출력이므로, 다중위상신호의 개수는 지연스테이지의 개수와 동일하게 되는 것이 일반적이다. 각 지연스테이지에 포함된 지연성분의 크기가 동일할 경우, 각 다중위상신호의 주파 수(frequency)는 외부클럭신호의 주파수와 동일하지만 위상(phase)은 일정한 크기로 서로 차이가 난다.
도 1은 종래의 다중위상신호 생성기의 블록다이어그램이다.
도 1을 참조하면, 다중위상신호 생성기(100)는, 위상비교기(110), 제어기(120) 및 지연 값 조절기(130)를 구비한다.
위상비교기(110)는 외부클럭신호(CLK)와 피드백(feedback)되는 복수 개의 다중위상신호들(CLK0~CLK288) 중 마지막 지연스테이지에서 생성된 다중위상신호(CLK0)를 비교하여 비교신호를 생성한다. 제어기(120)는 위상비교기(110)로부터 출력되는 비교신호에 포함된 정보를 이용하여 지연성분의 크기를 고정 또는 변경시킬 것을 지시하는 제어신호(CON)를 생성한다. 지연 값 조절기(130)는 제어신호(CON)에 응답하여 내부에 포함된 지연성분의 크기를 조절하여, 외부클럭신호(CLK)의 위상을 각각 일정한 크기로 지연시킨 복수 개의 다중위상신호들(CLK0~CLK288)을 생성한다.
도 2는 도 1에 도시된 지연 값 조절기의 내부회로도이다.
도 2를 참조하면, 지연 값 조절기(130)는 직렬로 연결된 복수 개의 지연스테이지(210~250)를 구비하며, 설명의 편의를 위해 여기서는 모두 5개의 지연스테이지(210~250)를 구비하는 것으로 가정한다.
5개의 지연스테이지(210~250)는 제어신호(CON)에 응답하여 내부에 설치된 지연성분이 값을 조절하게 되므로, 각각의 지연스테이지에 입력되는 신호는 조절된 지연성분을 거치면서 일정한 지연 값을 가지는 출력신호를 생성한다.
제1지연스테이지(210)는 제어신호(CON)에 응답하여 외부클럭신호(CLK)를 지연시켜 제1다중위상신호(CLK72)를 생성시키고, 이어지는 제2지연스테이지(220)는 제1지연스테이지(210)에서 지연된 제1다중위상신호(CLK72)를 동일한 크기로 지연시킨 제2다중위상신호(CLK144)를 생성한다. 마지막에 배치된 제5지연스테이지(250)는 제4지연스테이지(240)로부터 출력되는 제4다중위상신호(CLK288)의 위상을 72ㅀ 지연시킨 제5다중위상신호(CLK0)를 생성한다.
여기서 72ㅀ는 외부클럭신호(CLK)의 한 주기(one period)인 360ㅀ를 지연스테이지의 개수 5로 나누어 얻은 값이다. 5개의 지연스테이지(210~250)가 동일한 크기의 지연성분을 가지게 되므로, 각 지연스테이지에 입력되는 다중위상신호와 해당 지연스테이지로부터 출력되는 다중위상신호에서 지연되는 위상의 크기는 동일하다. 따라서 각각의 앞선 지연스테이지로부터 출력되는 다중위상신호의 위상과 이어지는 지연스테이지로부터 출력되는 다중위상신호의 위상은 서로 72ㅀ의 차이가 있게 된다.
일반적으로 지연고정루프에서 지터(jitter)를 줄이기 위해 조절하는 다중위상신호들 사이의 위상 지연의 차이는 아주 미세하다. 따라서 록이 되기 위해서 오랜 시간이 필요하다. 또한 지연 값 조절기(130)를 구성하는 지연성분의 초기 값을 너무 크게 설정한 경우, 외부클럭신호의 한 주기 내에 위상고정이 이루어지지 않고 두 주기 이상의 지연 차이로 록이 되는 고조파 록이 발생할 수 있다. 이러한 고조파 록은 일반적인 지연고정루프의 방식으로는 구분할 수 없다.
도 3은 한 주기의 범위 내에서 위상고정이 된 경우의 다중위상신호들 및 외 부클럭신호의 파형도를 나타낸다.
도 4는 두 주기의 범위 내에서 위상고정이 된 경우의 다중위상신호들 및 외부클럭신호의 파형도를 나타낸다.
도 3을 참조하면, 지연성분의 초기 값이 적절하게 설정되어 외부클럭신호(CLK)와 최종 지연스테이지로부터 출력되는 다중위상신호(CLK0)가 한 주기의 위상차이가 있게 된다. 반면에 도 4를 참조하면, 지연성분의 초기 값이 너무 크게 설정되어 외부클럭신호(CLK)와 최종 지연스테이지로부터 출력되는 다중위상신호(CLK0)가 두 주기의 위상차이가 있게 된다.
도 4에 도시된 다중위상신호를 생성할 경우 고조파 록(harmonic lock)이 발생하였다고 한다. 고조파 록이 발생하면 단일 위상클럭생성용 지연고정루프일 경우에도, 위상이 고정되는 두 주기 이전의 외부클럭신호(CLK)와 최종 다중위상신호(CLK0)를 비교하여 지연성분의 크기를 조정하기 때문에 지터가 더 커지게 될 수 있고 경우에 따라서는 위상고정이 되지 않는 상태가 될 수도 있다. 또한 다중위상클럭이 필요한 경우, 원하는 지연 값의 2배가 되는 잘못된 다중위상클럭이 생성될 수 있다.
따라서 지연고정루프에서 사용되는 지연 값 조절기(130)는, 입력되는 외부클럭신호(CLK)와 최종 지연스테이지로부터 출력되는 다중위상신호(CLK0)의 위상 차이가 한 주기가 되도록 설계하여야 한다.
본 발명이 해결하고자 하는 기술적과제는, 빠른 시간 내에 위상고정이 되고 고조파 록이 발생하지 않는 다중위상신호 생성기를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적과제는, 빠른 시간 내에 위상고정이 되고 고조파 록이 발생하지 않는 다중위상신호를 생성하는데 사용되는 지연 값 제어신호 생성방법을 제공하는데 있다.
상기 기술적과제를 이루기 위한 본 발명에 따른 다중위상신호 생성기는, 위상비교기, 초기 지연 값 제어신호발생장치, 제어기 및 지연 값 조절기를 구비한다. 상기 위상비교기는 클럭신호와 복수 개의 다중위상신호 중 하나의 지연신호의 위상을 비교하여 비교신호를 생성한다. 상기 초기 지연 값 제어신호발생장치는 상기 복수 개의 다중위상신호에 응답하여 초기 지연 값을 결정하는 초기 지연 값 제어신호를 생성한다. 상기 제어기는 상기 비교신호 및 상기 초기 지연 값 제어신호에 응답하여, 제어신호를 생성한다. 상기 지연 값 조절기는 상기 제어신호에 응답하여 상기 클럭신호를 일정시간 씩 지연시킨 상기 복수 개의 다중위상신호를 생성한다.
상기 다른 기술적과제를 이루기 위한 본 발명에 따른 지연 값 제어신호 생성방법은, 일정한 크기의 지연성분을 이용하여 클럭신호와 일정한 간격의 위상 차이를 가지는 복수 개의 다중위상신호들을 생성하는 다중위상신호 생성단계, 상기 복수 개의 다중위상신호들 중 상기 클럭신호와 가장 작은 간격의 위상차이가 나는 다중위상신호를 나머지 다른 다중위상신호들로 각각 샘플링 하여 샘플링 데이터를 생성시키는 샘플링데이터 생성단계 및 상기 샘플링 데이터의 값을 비교하여 상기 지 연성분의 크기를 고정, 증가, 감소시킬 것을 지시하거나 상기의 다중위상신호 생성단계 및 상기 샘플링데이터 생성단계를 다시 진행할 것을 지시하는 신호를 생성하는 제어신호 생성단계를 구비한다.
본 발명은 고조파 록이 발생하지 않으면서도 빠른 시간 내에 위상고정이 되는 장점이 있다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
먼저 본 발명의 핵심 아이디어에 대해 설명한다.
지연고정루프는 외부클럭신호와 동일한 주파수를 가진 다중위상클럭신호를 생성하여 외부클럭신호와 주파수는 물론 위상도 동일한 클럭신호를 생성한다. 복수 개의 다중위상신호들 각각을 생성하는 복수 개의 지연스테이지 중, 첫 번째 지연스테이지로부터 출력되는 다중위상클럭신호를 이어지는 나머지 지연스테이지들로부터 출력되는 각 다중위상클럭신호로 샘플링 하여 샘플링데이터를 구한다. 상기 샘플링데이터를 분석하면 지연스테이지에 설정된 현재의 지연의 정도를 계산할 수 있다는 기술적 사실을 본 발명에서 제안한다. 상기 샘플링데이터를 이용하여 현재 설정된 지연 값을 변경시켜 외부클럭신호와 지연고정루프의 출력클럭신호 사이의 위상차이가 한 주기의 록이 가능하게 한다. 그런 후 일반적인 지연고정루프의 방식과 동일하게 외부클럭신호와 지연고정루프의 출력클럭을 비교하여 서로 동일한 위상을 갖 도록 지연 값을 미세하게 조정하면 빠른 시간 내에 지터의 변화 없이 록을 시킬 수 있다.
도 5는 본 발명에 따른 다중위상신호 생성기의 블록다이어그램이다.
도 5를 참조하면, 다중위상신호 생성기(500)는, 위상비교기(510), 제어기(520), 지연 값 조절기(530) 및 초기 지연 값 제어신호발생장치(540)를 구비한다.
위상비교기(510)는 클럭신호(CLK)와 클럭신호(CLK)를 일정시간 씩 지연시킨 복수 개의 다중위상신호(CLK0~CLK288) 중 하나의 지연신호(CLK0)의 위상을 비교하여 비교신호를 생성한다. 제어기(520)는 비교신호 및 초기 지연 값 제어신호발생장치(540)로부터 생성되는 초기 지연 값 제어신호(UP, DN, EN, RESET)에 응답하여, 제어신호(CON)를 생성한다. 지연 값 조절기(530)는 제어신호(CON)에 응답하여 복수 개의 다중위상신호(CLK0~CLK288)를 생성한다.
초기 지연 값 제어신호발생장치(540)는 복수 개의 다중위상신호(CLK0~CLK288)에 응답하여 초기 지연 값을 결정하는 초기 지연 값 제어신호(UP, DN, EN, RESET)를 생성하며, 샘플링 회로(541) 및 지연 값 제어신호발생기(542)를 구비한다.
샘플링 회로(541)는 복수 개의 다중위상신호(CLK0~CLK288) 중 하나의 다중위상신호를 나머지 다중위상신호로 샘플링 한 복수 개의 샘플링 데이터(S[0]~S[3])를 생성한다. 지연 값 제어신호발생기(542)는 복수 개의 샘플링 데이터(S[0]~S[3])를 이용하여 지연 값 제어신호(UP, DN, EN, RESET)를 생성한다. 여기서 지연 값 제어 신호(UP, DN, EN, RESET)는 지연 값의 증가(UP), 지연 값의 감소(DN), 지연 값을 현재의 값으로 유지(EN) 및 리셋명령(RESET) 중 하나를 지시한다.
여기서 위상비교기(510) 및 지연 값 조절기(530)는 도 1에 도시된 종래의 회로(110, 130)와 동일한 회로이지만, 제어기(520)는 종래의 회로(120)에 비해 지연 값 제어신호(UP, DN, EN, RESET)를 더 수신하여 동작한다는 점에서 차이가 있다. 따라서 이하의 설명에서도 지연 값 조절기(530)에서 사용되는 지연스테이지의 개수도 5개라고 가정하고 설명한다.
도 6은 본 발명에 따른 샘플링 회로의 일실시예를 나타낸다.
도 6을 참조하면, 샘플링 회로(541)는, 샘플링 회로(541)는 복수 개의 다중위상신호(CLK0~CLK288)들 중 외부클럭신호(CLK)를 일정한 시간 지연시킨 최초의 다중위상신호(CLK72)를 나머지 다른 다중위상신호들을 이용하여 샘플링 하며, 4개의 D형 플립플롭(610~640)을 구비한다.
제1D형 플립플롭(610)은 제72다중위상클럭(CLK72)을 제144다중위상클럭(CLK144)에 따라 샘플링 하여 제0샘플링데이터(S[0])를 생성한다. 제2D형 플립플롭(620)은 제72다중위상클럭(CLK72)을 제216다중위상클럭(CLK216)에 따라 샘플링 하여 제1샘플링데이터(S[1])를 생성한다. 제3D형 플립플롭(630)은 제72다중위상클럭(CLK72)을 제288다중위상클럭(CLK288)에 따라 샘플링 하여 제2샘플링데이터(S[2])를 생성한다. 제4D형 플립플롭(640)은 제72다중위상클럭(CLK72)을 제0다중위상클럭(CLK0)에 따라 샘플링 하여 제3샘플링데이터(S[3])를 생성한다.
여기서는 지연 값 조절기(530)에 포함된 지연스테이지의 개수가 5개라고 가 정하였기 때문에, 5개의 다중위상신호(CLK0~CLK288)가 생성되고, 따라서 4개의 D형 플립플롭(610~640)이 사용되었다. 다중위상신호의 개수가 달라지면 D형 플립플롭들의 수도 달라질 것이다.
도 7은 본 발명에 따른 지연 값 제어신호발생기의 일실시예를 나타낸다.
도 7을 참조하면, 지연 값 제어신호발생기(542)는 3개의 AND게이트(710~730) 및 하나의 인버터(740)를 구비한다.
제1AND게이트(710)는 제0샘플링데이터(S[0]) 및 제1샘플링데이터(S[1])의 논리 값이 반전된 데이터에 응답하여 지연 값의 감소를 지시하는 신호(DN)를 생성한다. 제2AND게이트(720)는 제0샘플링데이터(S[0]), 제1샘플링데이터(S[1]) 및 제2샘플링데이터(S[2])에 응답하여 지연 값의 증가를 의미하는 신호(UP)를 생성한다. 제3AND게이트(730)는 제0샘플링데이터(S[0]), 제1샘플링데이터(S[1]), 제2샘플링데이터(S[2])의 논리 값이 반전된 데이터 및 제3샘플링데이터(S[3])의 논리 값이 반전된 데이터에 응답하여 지연 값을 현재의 값으로 유지할 것을 지시하는 신호(EN)를 생성한다. 이 신호(EN)에 따라 현재 설정되어 있던 지연 값의 상태로 일반적인 지연고정루프의 동작이 시작된다. 인버터(740)는 제0샘플링데이터(S[0])의 논리 값을 반전시켜 다중위상신호 생성기를 리셋(reset) 할 것을 지시하는 신호(RESET)를 생성한다.
도 7에 도시된 콤비내셔널 회로(542)는 후술할 제어신호 발생방법에 의해 결정된다.
도 8은 제어신호가 생성되는 과정을 설명한다.
도 8을 참조하면, 첫 번째 지연스테이지에서 생성된 제72다중위상신호(CLK72)를 나머지 지연스테이지로부터 생성된 4개의 다중위상신호(CLK144, CLK216, CLK288, CLK0)로 샘플링 하고 각각 샘플링데이터(S[0]~S[3])를 얻고, 4개의 샘플링데이터의 조합으로 설정된 지연 값의 타당성을 판단한다. 이하의 설명에서는 4개의 샘플링데이터의 배열 순서를 S[3], S[2], S[1], S[0]로 한다.
여기서는 5개의 다중위상신호를 사용하는 경우로 한정하고 설명하고 있으므로, 외부클럭신호(CLK)의 한 주기(T) 내에 록이 발생하기 위해서는 위상차이가
Figure 112008053143727-pat00001
가 되는 것이 적당하다는 것은 당연하다.
4개의 샘플링데이터가 0011일 경우, 다중위상신호들의 위상차이가
Figure 112008053143727-pat00002
~
Figure 112008053143727-pat00003
의 범위 내에 포함된다. 이 경우 지연 값 제어신호발생기(542)는 현재 설정되어 있는 지연성분의 크기를 변경시키지 않고 일반적인 지연고정루프를 동작시켜도 된다는 것을 의미하는 신호(EN)를 생성하여 출력한다.
4개의 샘플링데이터가 1111일 경우 다중위상신호들의 위상차이가
Figure 112008053143727-pat00004
보다 적고, 샘플링데이터가 0111일 경우 위상차이가
Figure 112008053143727-pat00005
~
Figure 112008053143727-pat00006
의 범위 내에 있다. 이 경우 지연 값 제어신호발생기(542)는 현재 설정되어 있는 지연성분의 크기를 증가시킬 것을 지시하는 신호(UP)를 생성하여 출력한다. 지연성분의 크기를 증가시킨다는 것은 다중위상신호들 사이의 위상차이가 증가하게 된다는 것을 의미한다.
4개의 샘플링데이터가 1001일 경우 다중위상신호들의 위상차이가
Figure 112008053143727-pat00007
~
Figure 112008053143727-pat00008
의 범위에 있게 되고, 1101일 경우
Figure 112008053143727-pat00009
~
Figure 112008053143727-pat00010
의 범위에 있게 되고 그리고 0101일 경우
Figure 112008053143727-pat00011
~
Figure 112008053143727-pat00012
의 범위에 있게 된다. 이 경우 지연 값 제어신호발생기(542)는 현재 설정되어 있는 지연성분의 크기를 감소시킬 것을 지시하는 신호(DN)를 생성하여 출력한다. 지연성분의 크기를 감소시킨다는 것은 다주위상신호들 사이의 위상차이가 감소하게 된다는 것을 의미한다.
4개의 샘플링데이터가 1010일 경우 다중위상신호의 위상차이가
Figure 112008053143727-pat00013
~T가 된다. 일반적인 지연고정루프에서 행하는 미세조정은 다중위상신호의 위상차이가 최대
Figure 112008053143727-pat00014
이내에서 록이 되도록 조정하게 되므로, 다중위상신호의 위상차이가
Figure 112008053143727-pat00015
보다 크게 되면 고조파 록이 발생할 개연성이 높게 된다. 이러한 경우에는 다중위상신호 생성기를 리셋(reset)시키고 다시 시작하여야 한다.
Figure 112008053143727-pat00016
가 논리하이가 되는 구간에 포함되는 샘플링 개수(K)가 4개인 경우에 대하여 설명하였다. 따라서 최초의 구간은 다중위상신호들의 위상차이가
Figure 112008053143727-pat00017
보다 적은 경우가 되었지만, 샘플링 개수(K)가 3인 경우에는 최초의 구간은 다중위상신호들의 위상차이가
Figure 112008053143727-pat00018
보다 적은 경우가 될 것이다.
이하에서는 도 7에 도시된 논리회로가 생성되는 과정을 도 8을 참조하여 설 명한다.
지연성분의 크기를 변경하지 말고 일반적인 지연고정루프 동작을 개시할 것을 지시(EN)하게 되는 경우는 4개의 샘플링데이터가 0011이 될 때이며, 도 7의 제3AND게이트(730) 및 입출력신호가 이를 나타낸다.
지연성분의 크기를 감소시킬 것을 지시(DN)하는 경우는 4개의 샘플링데이터가 1001, 1101, 0101이 될 때이다. 이들 3종류의 샘플링데이터의 공통점과 다른 샘플링데이터의 값과 비교하면, 제0샘플링데이터(S[0])가 논리하이(1) 값을 가지고 제1샘플링데이터(S[1])가 논리 로우(0) 값을 가지게 될 때 지연성분의 크기를 감소시킬 것을 지시하는 신호(DN)가 인에이블(enable) 된다. 도 7의 제1AND게이트(710) 및 입출력신호가 이를 나타낸다.
지연성분의 크기를 증가시킬 것을 지시(UP)하게 되는 경우는 4개의 샘플링데이터가 1111 또는 0111이 될 때이다. 이들 2종류의 샘플링데이터의 공통점과 다른 샘플링데이터의 값과 비교하면, 1개의 샘플링데이터(S[3])의 값에는 관계없이 3개의 샘플링데이터(S[2],S[1],S[0])가 모두 논리하이 값(1)을 가지면 된다. 도 7의 제2AND게이트(720) 및 입출력신호가 이를 나타낸다.
다중위상신호 발생기를 리셋 시킬 것을 지시(RESET)하는 경우는 샘플링데이터가 1010일 경우가 된다. 1010과 다른 샘플링데이터와의 관계를 비교하면, 제0샘플링데이터(S[0])의 값이 논리 로우 값(0)을 가지면 되면 된다. 도 7의 인버터(740) 및 입출력신호가 이를 나타낸다.
상술한 바와 같이, 지연성분의 크기를 변경하지 말고 일반적인 지연고정루프 동작을 개시할 것을 지시(EN)하는 신호가 활성화되는 시점은
Figure 112008053143727-pat00019
~
Figure 112008053143727-pat00020
가 되므로, 그 최대 차이 점인
Figure 112008053143727-pat00021
의 지연 조정만으로도 록이 가능하게 되므로, 동일한 지터 조건을 가지는 경우와 비교할 때에도 위상 고정이 상대적으로 빠른 시간 내에 이루어지게 될 것이다.
또한 한 주기(T) 차이의 지연 값 근처로 초기 지연 값이 조정되기 때문에, 외부클럭신호와 최종 스테이지로부터 출력되는 다중위상신호(CLK0)를 비교하는 종래의 경우에서 발생할 수 있는 고조파 록이 발생되지 않게 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래의 다중위상신호 생성기의 블록다이어그램이다.
도 2는 도 1에 도시된 지연 값 조절기의 내부회로도이다.
도 3은 한 주기의 범위 내에서 위상고정이 된 경우의 다중위상신호들 및 외부클럭신호의 파형도를 나타낸다.
도 4는 두 주기의 범위 내에서 위상고정이 된 경우의 다중위상신호들 및 외부클럭신호의 파형도를 나타낸다.
도 5는 본 발명에 따른 다중위상신호 생성기의 블록다이어그램이다.
도 6은 본 발명에 따른 샘플링 회로의 일실시예를 나타낸다.
도 7은 본 발명에 따른 지연 값 제어신호발생기의 일실시예를 나타낸다.
도 8은 제어신호가 생성되는 과정을 설명한다.

Claims (9)

  1. 클럭신호(CLK)와 복수 개의 다중위상신호(CLK0~CLK288) 중 하나의 지연신호(CLK0)의 위상을 비교하여 비교신호를 생성하는 위상비교기(510);
    상기 복수 개의 다중위상신호(CLK0~CLK288)에 응답하여 초기 지연 값을 결정하는 초기 지연 값 제어신호(UP, DN, EN, RESET)를 생성하는 초기 지연 값 제어신호발생장치(540);
    상기 비교신호 및 상기 초기 지연 값 제어신호(UP, DN, EN, RESET)에 응답하여, 제어신호(CON)를 생성하는 제어기(520); 및
    상기 제어신호(CON)에 응답하여 상기 클럭신호(CLK)를 일정시간 씩 지연시킨 상기 복수 개의 다중위상신호(CLK0~CLK288)를 생성하는 지연 값 조절기(530)를 구비하고,
    상기 초기 지연 값 제어신호발생장치(540)는,
    상기 복수 개의 다중위상신호(CLK0~CLK288) 중 하나의 다중위상신호를 나머지 다중위상신호로 샘플링 한 복수 개의 샘플링 데이터(S[0]~S[3])를 생성하는 샘플링 회로(541); 및
    상기 복수 개의 샘플링 데이터(S[0]~S[3])를 이용하여 상기 지연 값 제어신호(UP, DN, EN, RESET)를 생성하는 지연 값 제어신호발생기(542)를 구비하며,
    상기 지연 값 제어신호(UP, DN, EN, RESET)는 지연 값의 증가(UP), 지연 값의 감소(DN), 지연 값을 현재의 값으로 유지(EN) 및 리셋명령(RESET) 중 하나를 지시하는 것을 특징으로 하는 다중위상신호 생성기.
  2. 제1항에 있어서,
    상기 위상비교기(510)에 인가되는 다중위상신호(CLK0)는, 상기 클럭신호(CLK)를 한 주기 지연시킨 다중위상신호인 것을 특징으로 하는 다중위상신호 생성기.
  3. 삭제
  4. 제1항에 있어서, 상기 샘플링 회로(541)는,
    상기 복수 개의 다중위상신호(CLK0~CLK288)들 중 상기 클럭신호(CLK)를 일정한 지연 값으로 최초로 지연시킨 다중위상신호(CLK72)를 나머지 다른 다중위상신호들을 이용하여 샘플링 하는 것을 특징으로 하는 다중위상신호 생성기.
  5. 제4항에 있어서, 상기 샘플링 회로(541)는,
    입력단자(D)로 입력되는 상기 클럭신호(CLK)를 일정한 지연 값으로 최초로 지연시킨 다중위상신호(CLK72)를 상기 나머지 다른 다중위상신호 중 하나의 다중위상신호로 샘플링 하여 상기 복수 개의 샘플링 신호들S[0]~S[3]을 각각 생성하는 복수 개의 D형 플립플롭(610~640)을 구비하며,
    상기 D형 플립플롭들의 개수는 상기 나머지 다른 다중위상신호들의 개수와 동일한 것을 특징으로 하는 다중위상신호 생성기.
  6. 제1항에 있어서, 상기 지연 값 제어신호발생기(542)는,
    상기 복수 개의 샘플링 데이터(S[0]~S[3])를 인코딩하여 상기 4종류의 지연 값 제어신호(UP, DN, EN, RESET)를 생성하는 콤비내셔널 논리회로(combinational logic circuit)를 구비하는 것을 특징으로 하는 다중위상신호 생성기.
  7. 일정한 크기의 지연성분을 이용하여 클럭신호(CLK)와 일정한 간격의 위상 차이를 가지는 복수 개의 다중위상신호들(CLK0~CLK288)을 생성하는 다중위상신호 생성단계;
    상기 복수 개의 다중위상신호들(CLK0~CLK288) 중 상기 클럭신호(CLK)와 가장 작은 간격의 위상차이가 나는 다중위상신호(CLK72)를 나머지 다른 다중위상신호들로 각각 샘플링 하여 샘플링 데이터(S[0]~S[3])를 생성시키는 샘플링데이터 생성단계; 및
    상기 샘플링 데이터(S[0]~S[3])의 값을 비교하여 상기 지연성분의 크기를 고정(EN), 증가(UP), 감소(DN)시킬 것을 지시하거나 상기의 다중위상신호 생성단계 및 상기 샘플링데이터 생성단계를 다시 진행할 것을 지시하는 신호(RESET)를 생성하는 제어신호 생성단계를 구비하는 것을 특징으로 하는 지연 값 제어신호 생성방법.
  8. 제7항에 있어서,
    상기 제어신호(RESET)가 상기 다중위상신호 생성단계 및 상기 샘플링데이터 생성단계를 다시 진행할 것을 지시할 경우에는,
    상기 지연성분의 크기를 변경시킨 후 상기 2개의 단계를 다시 진행하는 것을 특징으로 하는 지연 값 제어신호 생성방법.
  9. 제7항에 있어서, 상기 제어신호 생성단계는,
    상기 다중위상신호의 단위 위상지연시간의 범위를 상기 클럭신호(CLK)의 1주기(T)를 상기 복수 개의 다중위상신호의 개수(N은 정수)로 나눈 비교기준(T/N)과 비교하여,
    상기 단위 위상지연시간의 범위가 상기 비교기준(T/N)을 포함할 경우에는 상기 지연성분의 크기를 고정시킬 것을 지시(EN)하며;
    상기 단위 위상지연시간의 범위가 상기 지연성분의 크기를 고정시킬 것을 지시(EN)하게 되는 단위 위상지연시간의 범위보다 클 경우에는 상기 지연성분의 크기를 감소시킬 것을 지시(DN)하며;
    상기 단위 위상지연시간의 범위가 상기 지연성분의 크기를 고정시킬 것을 지시(EN)하게 되는 단위 위상지연시간의 범위보다 작을 경우에는 상기 지연성분의 크기를 증가시킬 것을 지시(UP)하고;
    상기 단위 위상지연시간의 범위가 상기 클럭신호(CLK)의 반주기 보다 클 경우에는 상기 다중위상신호 생성단계 및 상기 샘플링데이터 생성단계를 다시 진행할 것을 지시(RESET)하는 것을 특징으로 하는 지연 값 제어신호 생성방법.
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