KR100833587B1 - 리프레시 특성 향상을 위한 반도체 메모리 장치 - Google Patents

리프레시 특성 향상을 위한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리프레시 특성 향상을 위한 반도체 메모리 장치에 관한 것으로, 액티브된 셀 어레이 블록과 액티브되지 않은 나머지 셀 어레이 블록 간에 서로 다른 백 바이어스 전압(Vbb)을 인가하므로써, 셀 트랜지스터의 접합 누설 전류를 줄여 리프레시 특성을 향상시킬 수 있다. 이를 위한 본 발명의 리프레시 특성 향상을 위한 반도체 메모리 장치는, 로오 어드레스 디코딩신호와 프리차지 명령신호를 수신하여 이들 신호를 비교하므로써 워드 라인을 선택하는 신호가 들어올 때는 제 1 제어 신호를 발생하고, 프리차지 신호가 들어올 때는 제 2 제어 신호를 발생하는 비교부와, 상기 비교부로부터 상기 제 1 제어 신호가 수신되면 워드 라인이 선택된 셀 블록으로 제 1 기저 전압을 백 바이어스 전압으로 공급하고, 상기 제 2 제어 신호가 수신되면 상기 워드 라인이 선택되지 않은 셀 블록으로 상기 제 1 기저 전압보다 전압 레벨이 낮은 제 2 기저 전압을 백 바이어스 전압으로 공급하는 전압 선택부를 단위 셀 블록당 1개씩 구비한 것을 특징으로 한다.

Description

리프레시 특성 향상을 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR IMPROVING REFRESH CHARACTERISTICS}
도 1은 일반적인 디램 셀의 회로도
도 2는 디램 셀의 트랜지스터를 물리적으로 나타낸 단면도
도 3은 본 발명에 의한 리프레시 전류 감소 회로를 나타낸 블록도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 로오 어드레스 디코더부 20 : 프리차지 명령부
30 : 비교부 40 : 전압 선택부
본 발명은 리프레시 특성 향상을 위한 반도체 메모리 장치에 관한 것으로, 특히 액티브(Active)된 셀 어레이 블록(Cell Array Block)과 액티브되지 않은 나머지 셀 어레이 블록 간에 서로 다른 백 바이어스 전압(Vbb)을 인가하므로써, 셀 트랜지스터의 접합 누설 전류를 줄여 리프레시 특성을 향상시킨 리프레시 특성 향상을 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(DRAM) 셀은 스위치 역할을 하는 1개의 NMOS형 트랜지스터 와 전하(데이타)를 저장하는 1개의 커패시터로 구성된다. 메모리 셀 내의 커패시터에 전하의 유무에 따라, 즉 셀 커패시터의 단자 전압이 높은가 낮은가에 따라 2진 정보 "1" 또는 "0"이 대응된다. 2진 정보에 대응하는 전압을 메모리 셀에 인가하여 주면 라이트(write)가 진행되며, 커패시터의 전하의 유무가 전압의 고저로 변화되어 메모리 셀 외부로 검출하는 동작이 리드(read)이다. 데이타의 보관은 커패시터에 전하가 축적되어있는 것이므로 원리적으로는 전력의 소비가 없다.
그러나, MOS 트랜지스터의 PN 접합 등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되게 되므로 데이타가 소실된다. 따라서 데이타를 잃어버리기 전에 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전해 주어야 한다. 이 동작을 주기적으로 반복해야 데이타의 기억이 유지된다.
이 주기는 커패시터의 공정과 구조에 밀접한 관련이 있다. 이러한 셀 전하의 재충전되는 과정을 리프레시 동작이라 부르며, 데이타의 보관이 리프레시 동작의 반복이라는 다이나믹(dynamic)한 과정을 통해 이루어지므로 다이나믹 램(RAM)이라 불리운다.
리프레시 동작은 로오 어드레스만을 사용하여 워드 라인을 액티브시킨 뒤 센스 앰프를 활성화 시킴으로서 이루어 지는데 밖으로 데이타의 출입이 없이 센스 앰프만을 동작시킨다.
리프레시에는 칩의 동작중에 주기적으로 리프레시 명령을 받아서 다른 명령의 입력을 멈추고, 리프레시를 수행한 후에 다시 명령을 받아들이는 오토 리프레시(Auto-Refresh)와 칩이 대기상태에 있을때도 데이타의 손실을 막아주기 위해 주기적으로 데이타를 읽고 쓰는 동작을 하는 셀프 리프레시(Self-Refresh)가 있는데, 이때는 내부 타이머를 동작시켜 주기를 결정해 준다.
도 1은 일반적인 디램의 셀을 나타낸 회로도로서, 스위칭 역할을 하는 1개의 NMOS형 트랜지스터(NM)와 전하(데이타)를 저장하는 1개의 커패시터(C)로 구성된다.
라이트(Write) 동작의 경우에는 워드 라인(WL)의 액티브에 의해 NMOS 트랜지스터(NM)가 턴온되어 비트 라인(BL)으로 전송된 라이트 데이타(로직 하이 또는 로직 로우)를 NMOS 트랜지스터(NM)와 캐패시터(C) 사이에 접속된 스토리지 노드(A)에 저장한다. 그리고, 리드(Read) 동작의 경우 워드 라인(WL)의 액티브에 의해 NMOS 트랜지스터(NM)가 턴온되어 NMOS 트랜지스터(NM)와 캐패시터(C) 사이에 접속된 스토리지 노드(A)에 저장된 리드 데이타(로직 하이 또는 로직 로우)를 비트 라인(BL)으로 출력한다. 이때, '로직 하이' 데이타로 이용되는 전위는 전원 전압(VCC)이 사용되고, 백 바이어스 전압으로 기저 전압(Vbb)이 사용된다.
도 2는 디램 셀의 트랜지스터를 물리적(Physical)으로 나타낸 단면도이다.
도시된 바와 같이, 반도체 기판(1) 위에 게이트(2)와 스페이서(3)가 형성되고, 소오스(4) 및 드레인(5)이 형성되어 있다. 그리고, 워드 라인(WL)이 게이트에 연결되며, 스토리지 노드(A)가 소오스(4)에 연결되고 비트 라인(BL)이 드레인(5)에 연결되어 있다.
여기서, 스토리지 노드(A)에 데이타 '1'(로직 하이)이 저장되어 있다면, 스토리지 노드(A)의 전위(Vcc)와 백 바이어스 전위(Vbb)는 접합부(Junction)를 두고 마주하고 있다.
그런데, 스토리지 노드(A)의 전위(Vcc)와 백 바이어스 전위(Vbb) 사이의 전위차가 크게 되면, 전계가 높아져서 접합 누설 전류가 많아지게 된다. 이로 인해 셀의 '로직 하이' 데이타를 유지하는 시간이 줄어들게 된다. 그러나, 전위차를 약하게 하기 위해 기저 전압(Vbb)을 낮추게 되면 셀 트랜지스터의 오프 누설 전류(OFF Leakage)가 늘어나게 되어, 마찬가지로 셀의 '로직 하이' 데이타를 유지하는 시간이 줄어들게 된다. 그러므로, 기저 전압(Vbb)은 오프 누설 전류(OFF Leakage)와 접합 누설 전류(Junction Leakage)를 고려하여 적절하게 설정해야 하는 어려움이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 액티브된 셀 어레이 블록과 액티브되지 않은 나머지 셀 어레이 블록 간에 서로 다른 백 바이어스 전압(Vbb)을 인가하므로써, 셀 트랜지스터의 접합 누설 전류를 줄여 리프레시 특성을 향상시킬 수 있는 리프레시 특성 향상을 위한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 리프레시 특성 향상을 위한 반도체 메모리 장치는,
로오 어드레스 디코딩신호와 프리차지 명령신호를 수신하여 이들 신호를 비교하므로써 워드 라인을 선택하는 신호가 들어올 때는 제 1 제어 신호를 발생하고, 프리차지 신호가 들어올 때는 제 2 제어 신호를 발생하는 비교부와,
상기 비교부로부터 상기 제 1 제어 신호가 수신되면 워드 라인이 선택된 셀 블록으로 제 1 기저 전압을 백 바이어스 전압으로 공급하고, 상기 제 2 제어 신호가 수신되면 상기 워드 라인이 선택되지 않은 셀 블록으로 상기 제 1 기저 전압보다 전압 레벨이 낮은 제 2 기저 전압을 백 바이어스 전압으로 공급하는 전압 선택부를 단위 셀 블록당 1개씩 구비한 것을 특징으로 한다.
상기 전압 선택부는 상기 비교부의 출력 신호에 의해 상기 제 1 기저 전압을 자신이 속해있는 셀 블록의 백 바이어스 전압으로 스위칭하는 제 1 스위칭 트랜지스터와, 상기 비교부의 출력 신호에 의해 상기 제 2 기저 전압을 자신이 속해있는 셀 블록의 백 바이어스 전압으로 스위칭하는 제 2 스위칭 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 리프레시 특성 향상을 위한 반도체 메모리 장치를 나타낸 블록도로서, 로오 어드레스 디코더부(10), 프리차지 명령부(20), 비교부(30) 및 전압 선택부(40)를 구비하며, 단위 셀 블록마다 1개씩 구비된다.
상기 로오 어드레스 디코더부(10)는 액티브 명령신호가 수신되면 로오 어드 레스를 받아 단위 셀 블록을 선택하는 로오 어드레스 디코딩신호(A)를 상기 비교부(30)로 발생한다.
상기 프리차지 명령부(20)는 프리차지 명령신호(B)를 상기 비교부(30)로 발생한다.
상기 비교부(30)는 수신된 상기 로오 어드레스 디코딩신호(A)와 상기 프리차지 명령신호(B)를 비교하여, 메모리 셀을 선택하는 액티브 신호가 들어올 때는 절대값이 높은 레벨의 기저 전압(Vbb1)을 선택하기 위한 제 1 제어 신호를 발생하고, 프리차지 명령신호가 들어올 때는 절대값이 낮은 레벨의 기저 전압(Vbb2)을 선택하기 위한 제 2 제어 신호를 상기 전압 선택부(40)로 발생한다.
상기 전압 선택부(40)는 상기 비교부(30)로부터 상기 제 1 제어 신호가 수신되면 선택된 메모리 셀 블록으로 절대값이 높은 레벨의 기저 전압(Vbb1)을 백 바이어스 전압으로 공급하고, 선택되지 않은 나머지 메모리 셀 블록으로는 절대값이 낮은 레벨의 기저 전압(Vbb2)을 백 바이어스 전압으로 공급한다. 또한, 상기 비교부(30)로부터 상기 제 2 제어 신호가 수신되면 전체 메모리 셀 블록으로 절대값이 낮은 레벨의 기저 전압(Vbb2)을 백 바이어스 전압으로 공급한다.
상기 전압 선택부(40)는 상기 비교부(30)의 출력 신호에 의해 각각 다르게 동작되는 2개의 NMOS 트랜지스터(N1)(N2)로 구성된다. 상기 전압 선택부(40)는 상기 비교부(30)로부터 제 1 제어 신호('로직 하이')가 수신되면 NMOS 트랜지스터(N1)가 동작하여 기전 전압(Vbb1)을 셀 블록의 백 바이어스 전압으로 전송한다. 그리고, 상기 비교부(30)로부터 제 2 제어 신호('로직 로우')가 수신되면 NMOS 트랜지스터(N2)가 동작하여 기전 전압(Vbb2)을 셀 블록의 백 바이어스 전압으로 전송한다.
일반적으로, 셀 트랜지스터의 오프 누설 전류(OFF Leakage)는 셀에 '로직 하이' 데이타가 저장되어 있고 비트 라인에 '로직 로우' 전압이 걸릴 때 발생된다. 물론, 비트 라인에 '로직 로우' 전압보다 조금 높을 경우에도 오프 누설 전류가 발생되지만, 실제 셀 블록에 걸리는 전압은 전원 전압(Vcc), 프리차지 전압(Vblp) 및 접지 전압(Vss)이 전부이므로 비트 라인에 프리차지 전압(Vblp)이 걸리면 거의 오프 누설 전류가 발생하지 않으므로, '로직 로우' 전압이 비트 라인에 걸릴 때 오프 누설 전류가 발생한다고 보면 된다.
그런데, 비트 라인에 '로직 로우' 전압이 걸릴 경우는 워드 라인이 선택되고 센스 앰프가 동작하여 비트라인 쌍이 전원 전압(Vcc)과 접지 전압(Vss)으로 증폭되는 경우에만 해당된다.
디램은 보통 512개의 워드 라인으로 작은 셀 블록을 하나로 구성하는데, 이는 역시 비트라인 캐패시터 감소에 의한 센싱 마진을 확보하기 위해서다. 따라서, 워드 라인이 선택되지 않은 셀 블록은 비트 라인에 프리차지 전압(Vblp)이 가해지고 선택된 블록만 '로직 로우' 전압이 된다.
본 발명에서는 최초 서로 다른 기저 전압(Vbb1)(Vbb2)을 생성하도록 기저 전압(Vbb) 펌프회로를 구비하고 있으며, 이 기저 전압 펌프회로는 기존의 것을 그대로 사용한다. 이때, 서로 다른 기저 전압은 적당한 전압 레벨을 가지도록 만들면 되는데, 가령 예를 들어 기저 전압(Vbb1)은 -0.7V∼-0.8V 정도이고, 기저 전압(Vbb2)은 -0.2V∼-0.3V 정도이다.
도 3을 참고하여 설명하면, 로오 어드레스 디코딩신호(A)가 '로직 하이'이고, 프리차지 명령 신호(B)가 '로직 로우'일 때에는, 상기 로오 어드레스 디코딩신호(A)에 의해 선택된 셀에는 기저 전압(Vbb1)이 백 바이어스 전압으로 인가되도록 제어하고, 선택되지 않은 나머지 셀에는 기저 전압(Vbb2)이 백 바이어스 전압으로 인가되도록 제어한다.
그리고, 로오 어드레스 디코딩신호(A)가 '로직 로우'이고, 프리차지 명령 신호(B)가 '로직 하이'일 때에는, 모든 셀에 기저 전압(Vbb2)이 백 바이어스 전압으로 인가되도록 제어한다.
따라서, 전압 레벨이 다른 두 개의 기저 전압(Vbb1)(Vbb2)을 사용하여 워드라인이 선택된 셀 블록과 선택되지 않은 셀 블록의 백 바이어스 전압(Vbb)을 서로 다르게 하므로써, 오프 누설 전류와 접합 누설 전류를 줄일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 리프레시 특성 향상을 위한 반도체 메모리 장치에 의하면, 액티브된 셀 어레이 블록과 액티브되지 않은 나머지 셀 어레이 블록 간에 서로 다른 백 바이어스 전압(Vbb)을 인가하므로써, 셀 트랜지스터의 접합 누설 전류를 줄여 리프레시 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이 다.

Claims (3)

  1. 반도체 메모리 장치에 있어서,
    로오 어드레스 디코딩신호와 프리차지 명령신호를 수신하여 이들 신호를 비교함으로써 워드 라인을 선택하는 액티브 신호가 들어올 때는 높은 레벨의 기저 전압을 선택하기 위한 제 1 제어 신호를 발생하고, 프리차지 신호가 들어올 때는 낮은 레벨의 기저 전압을 선택하기 위한 제 2 제어 신호를 발생하는 비교부와,
    상기 비교부로부터 상기 제 1 제어 신호가 수신되면 워드 라인이 선택된 셀 블록으로 제 1 기저 전압을 백 바이어스 전압으로 공급하고, 상기 제 2 제어 신호가 수신되면 상기 워드 라인이 선택되지 않은 셀 블록으로 상기 제 1 기저 전압보다 전압 레벨이 낮은 제 2 기저 전압을 백 바이어스 전압으로 공급하는 전압 선택부를 단위 셀 블록당 1개씩 구비한 것을 특징으로 하는 리프레시 특성 향상을 위한 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 전압 선택부는,
    상기 비교부의 출력 신호에 의해 상기 제 1 기저 전압을 자신이 속해있는 셀 블록의 백 바이어스 전압으로 스위칭하는 제 1 스위칭 트랜지스터와,
    상기 비교부의 출력 신호에 의해 상기 제 2 기저 전압을 자신이 속해있는 셀 블록의 백 바이어스 전압으로 스위칭하는 제 2 스위칭 트랜지스터로 구성된 것을 특징으로 하는 리프레시 특성 향상을 위한 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 리프레시 특성 향상을 위한 반도체 메모리 장치.
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