KR0129202B1 - 이중 백바이어스 공급회로 - Google Patents
이중 백바이어스 공급회로Info
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Abstract
본 발명은 이중 백바이어스 공급회로에 관한 것으로, 종래에는 디램에 낮은 백바이어스전압을 공급해 줌으로 인해, 스탠바이모드에서 누설전류(백바이어스전압에 반비례)가 증가하여 전력소비가 증가한다는 문제점이 있다. 따라서, 본 발명은, 바이어스부, 스탠바이/액티브용 클램핑부, 로우레벨/ 하이레벨 백바이어스발생부, 선텍제어부 및 백바이어스선택부로 구성되어, 스탠바이모드에서나 저전력구동이 필요한 때에는 상기 하이레벨 백바이어스 발생부에서 출력되는 높은 백바이어스전압(VBB2)을 디램의 P우물에 공급하여 누설전류를 줄이고, 액티브모드에서는 상기 로우레벨 백바이어스발생부에서 출력되는 낮은 백바이어스전압(VBB1)을 공급함으로써 신호전송속도를 증가시킬 수 있도록 한 것이다.
Description
제1도는 본 발명 이중 백바이어스 공급회로도.
제2도는 제1도의 일부상세도.
제3도는 제1도의 선택제어부에 대한 타이밍도.
제4도는 제1도의 일부상세도로서,
(a)는 로우레벨 백바이어스 발생부의 상세도.
(b)는 하이레벨백바이어스 발생부의 상세도.
(c) 및 (d)는 (b)에 있는 발진부에 대한 드가회로도.
* 도면의 주요부분에 대한 부호의 설명
201 : 스탠바이용 클램핑부 202 : 액티브용 클램핑부
203 : 바이어스부 204 : 로우레벨 백바이어스발생부
205 : 하이레벨 백바이어스발생부 206 : 선택제어부
207 : 백바이어스선택부 300 : 디램
본 발명은 이중(dual) 백바이어스 공급회로에 관한 것으로, 특히 저전력의 메모리소자인 디램(DRAM)에서의 누설전루를 줄이기 위해 디램의 모드(Mode)에 따라 백바이어스저압(Back Bias Voltage : VBB)을 차등적으로 공급해 주는 이중 백바이어스 공급회로에 관한 것이다. 일반적으로 디램메모리소자에서는 P기판(P-Substrate)에 백바이어스전압을 공급하여 디램을 이루는 앤모스트랜지스터의 P-N접합에 역바이어스가 걸리도록 함으로써 디램에서의 누설전류를 줄이고 그 엔모스트랜지스터의 동작에 안정을 꾀하고 있다. 종래에는 이러한 백바이어스전압을 디램의 액티브모드(Active Mode)와 스탠바이모드(Standby Node)에서 동일한 크기로 공급해 주고 있으며, 특히 낮은 백바이어스전압(4μA이상)을 공급해 주었다. 이와같이 낮은 백바이어스전압을 공급해 줌으로 인해, 종래에는 스탠바이모드에서 누설전류(백바이어스전압에 반비례)가 증가하여 전력소비도 증가한다는 문제점이 있다. 본 발명은 이러한 종래의 문제점을 감안하여 창안된 것이다. 본 발명의 목적은, 스탠바이모드에서 높은 백바이어스전압을 디램에 공급해줌으로써 누설전류를 줄이고, 대신에 액티브모드에서는 낮은 백바이어스전압을 공급해줌으로써 높은 문턱전압으로 인한 속도저하를 막을 수 있도록 한 이중 맥바아어스 공급회를 제공하는 것이다. 본 발명의 다른 목적은, P기판 대신에 P우물을 이용하여 백바이어스전압의 변경이 용이하도록 한 이중 백바이어스 공급회로를 제공하는 것이다. 상기 목적들에 따른 본 발명 이중 백바이어스 공급회로는, 하이레벨의 바이어스전압을 발생하는 바이어스부와, 상기 바이어스부의 하이레벨의 바이어스전압을 클램핑시켜서 스탠바이용 클램프전압을 출력하는 스탠바이용 클램핑부와, 상기 바이어스부의 하이레벨의 바이어스전압을 클램핑시켜서 상기 스탠바이용 클램프전압보다 낮은 액티브용 클램프전압을 출력하는 액티브용 클램핑부와, 상기 액티브용 클림핑부의 액티브용 클램프전압을 입력으로 하여 낮은 백바이어스전압을 출력하는 로우레벨 백바이어스발생부와, 상기 스탠바이용 클램핑부의 스탠바이용 클램프전압을 입력으로 하여 높은 백바이어스전압을 출력하는 하이레벨 백바이어스발생부와, 상기 하이레벨 백바이어스발생부에서 출력되는 높은 백바이어스전압과 상기 로우레벨 백바이어스발생부에서 출력되는 낮은 백바이어스전압을 선택하여 디램의 P우물에 공급하는 백바이어스선택부와, 상기 백바이어스선택부의 선택동작을 모드에 따라 구분하여 제어하는 선택제어부로 구성된다. 이러한 구성을 가지는 본 발명 이중 백바이어스 공급회로에 대하여 하나의 구체적 실시예를 나타낸 제1도 내지 제4도를 참조하여 본 발명의 전체적인 작용 및 효과를 상세히 설명한다. 본 구체적 실시예에서, 본 발명 이중 백바이어스 공급회로는, 제1도에 나타낸 바와같이, 바이어스부(203)의 출력이 스탠바이용 클램핑부(201)와 액티브용 클램핑부(202)에 각각 입력되고, 상기 스탠바이용 클램핑부(201)의 출력은 하이레벨 백바이어스 발생부(205)에 입력되며, 상기 액티브용 클램핑부(202)의 출력은 로우레벨 백바이어스발생부(204)에 입력되고, 백바이어스선택부(207)는 선택제어부(206)의 제어에 따라 상기 로우레벨 백바이어스발생부(204)와 하이레벨 백바이어스 발생부(205)의 출력 중에서 어느 하나를 선택하여 디램(300)의 P우물에 공급하도록 구성된다. 이러한 구성에서, 바이어스부(203)는, 제2도의 좌측에 나타낸 바와같이, 2개의 피모스트랜지스터(P1)(P2)와 2개의 에모스트랜지스터(N1)(N2)에 의해 전류미러형 전원회로로 구성되며, 상기 피모스트랜지스터(P2)에서 출력되는 '하이'의 바이어스전압(H-bias)은 스탠바이용 클램핑부(201)와 액티브용 클램핑부(202)에 공통 입력하고, 상기 엔모스트랜지스터(N2)에서 출력되는 '로우'의 바이어스전압(L-bias)은 선택제어부(206)의 제어논리부(206a)에 입력한다. 이처럼, 하이의 바이어스전압(B-bias)을 입력받은 스탠바이용 클램핑부(201)는, 역시 제2도에 나타낸 바와같이, 1개의 피모스트램지스터(P4)와 7개의 엔모스트랜지스터(N7-N13)가 직렬로 연결되는 구조로 되어 있으며, 상기 바이어스부(203)로부터 입력받은 하이의 바이어스전압(H-bias)은 그 피모스트랜지스터(P4)의 케이트에 인가되어 피모스트랜지스터(P)를 온시키게 되며 엠모스트랜지스터(N8)에서 하이레벨의 스탠바이용 클램프전압(VC1)을 출력하여 하이레벨 백바이어스 발생부(205)에 입력한다. 이 때, 스탠바이용 클램프전압(VC1)의 크기는 저항으로 작용하는 엔모스트랜지스터(N8-N13) 등에 의해 결정된다. 스탠바이용 클램프전압(VC1)을 입력받은 하이레벨 백바이어스 발생부(205)는 높은 백바이어스전압(VBB2)을 출력하여 백바이어스선택부(207)에 입력한다. 한편, 상기 스탠바이용 클램핑부(201)와 마찬가지로 바이어스부(203)로부터 동일한 하이의 바이어스전압(H-bias)을 입력받은 액티브용 클램핑부(202)는, 제2도에 도시한 바와같이, 1개의 피모스트램지스터(P3)와 4개의 엔모스트랜지스터(N3-N6)가 직렬로 연결되는 구조로 되어 있으며, 상기 바이어스부(203)로부터 입력받은 하이의 바이어스전압(H-bias)은 그 피모스트랜지스터(P3)의 케이트에 인가되어 피모스트랜지스터(P3)를 온시키게 되며 엠모스트랜지스터(N4)에서 로우레벨의 액티브용 클램프전압(VC2)을 출력하여 로우레벨 백바이어스 발생부(204)에 입력한다. 이 때, 액티브용 클램프전압(VC2)의 크기는 저항으로 작용하는 엔모스트랜지스터(N4-N6) 등에 의해 결정된다. 액티브용 클램프전압(VC2)을 입력받은 로우레벨 백바이어스 발생부(204)는 낮은 백바이어스전압(VBB1)을 출력하여 하이레벨 백바이어스발생부(205)와 마찬가지로 백바이어스선택부(207)에 입력한다. 한편, 선택제어부(206)는 외부로부터 입력되는 행 어드레스 스트로브신호(RAS : Row Address Strobe), 셀프구동모드(SELF)를 인에이블시키기 위한 셀프인에이블신호(SELF-ENB) 및 전원상승모드(POWER-UP)를 인에이블시키기 위한 전원상승인에이블신호(UP-ENB)에 따라 제1제어신호(SO)와 제2제어신호(S1)를 발생하여 백바이어스선택부(207)의 선택작용을 제어한다. 이러한 선택제어부(206)는, 제1도에 보인 바와같이, 제어논리부(206a)와 노아케이트(NOR1)로 구성되어 있으며, 이중에서 제어논리부(206a)는 제2도의 아래부분에 보인 바와같이, 로우의 바이어스전압(L-bias)과 낮은 백바이어스전압(VBB1) 또는 높은 백바이어스전압(VBB2)이 입력되면, 인버터(I1)에 의해 반전된 행 어드레스 스트로브신호(RAS : Row Address Strobe)와, 셀프인에이블신호(SELF-ENB)가 낸드게이트(NAND1)에 의해 낸드논리연산되고, 이어서 인버터(I2-I4)에 의해 반전되어서 제1제어신호(SO)를 출력하도록 되어 있다. 그리고, 노아케이트(SOR1)(제1도)에 의해 상기 제1제어신호(SO)와 전원상 승인에어블신호(UP-ENB)가 노아논리연산되어서 제2제어신호(SL)가 만들어진다. 이하 전원상승모드(POWER-UP), 스탠바이모드(STANDBY), 액티브모드(ACTIVE) 및 셀프구동모드(SELF)로 구분하여 설명한다. 먼저, 전원상승모드의 경우이다. 전원상승모드에서는, 제3도의 타이밍도에 나타낸 바와같이 외부로부터 선택제어부(206)에 입력되는 행 어드레스 스트로브신호(RAS : Row Address Strobe), 전원상승인에이블신호(UP-ENB) 및 셀프인에이블신호(SELF-ENB) 모두가 하이상태이다. 이에따라 선택제어부(206)는 제3도에 도시된 바와같이, 로우의 제1, 제2제어신호(SO)(S1)를 출력하여, 제1제어신호(SO)는 백바이어스선택부(207)의 인버터(11)에 입력하고, 제2제어신호(S1)는 백바이어스선택부(207)의 엔모스트랜지스터(N1)에 입력함으로써 콘덴서(C1)(C2)를 충전시킨다. 이 때 2개의 인버터(I1)(I2)는 높은 백바이어스전압(VBB2)을 문턱값으로 가지는 특수한 인버터이다. 스탠바이모드에서는 제3도의 타이밍도에 나타낸 바와같이, 행 어드레스 스트로브신호(RAS)와 셀프인에이블신호(SELF-ENB)은 하이상태이고, 전원상승인에이블신호(UP-ENB)는 로우상태이다. 이에따라, 제4도(a)의 로우레벨 백바이어스 발생부(204)의 내부 행어드레스 스트로브신호(RAS)는 로우상태로 되어서 결국에 로우레벨 백바이어스 발생부(204)에서 백바이어스전압(VBB1)은 출력되지 않는다. 제4도(a)는 로우레벨 백바이어스 발생부(204)의 세부구성도로서, 외부로부터 입력되는 행어드레스 스트로브신호(RAS)의 반전된 행어드레스 스트로브신호(RAS)를 인버터(NOT3)를 통해 입력받고 외부로부터의 인터럽트신호(INTB)를 인버터(NOT1)를 통해 입력받아서 노아논리연산하는 노아게이트(NOR1)와 노아케이트(NOR1)의 출력과 인버터(NOT2)를 입력되는 낸드케이트(NAND3)의 출력을 낸드논리연산하는 낸드케이트(NAND2)와, 낸드게이트(NAND2)의 출력과 상기 노아케이트(NOR1)의 출력을 낸드논리연산하는 상기 노아게이트(NOR3)와, 낸드게이트(NAND3)의 출력을 반전시키는 인버터(NOT4)(NOT5)(NOT6)와, 이 인버터(NOT6)의 출력을 액티브용 클램프전압(VC2)이 입력될 때 전달하는 앤모스트랜지스터(N1)와, 이 앤모스트랜지스터(N1)가 전달하는 인버터(NOT6)의 출력을 낮은 백바이스전압(VBB1)으로 하여 출력하는 콘덴서(C1)와 앤모스트랜지스터(N2)(N3)로 구성되어 있다. 제4도(b)는 하이레벨 백바이어스 발생부(205)의 세부구성을 보인 것으로 발진부(205-1)와 펌프부(205-2)로 구성되어 있다. 제4도(c)와 (d)는 상기 발진부(205-1)의 구성요소에 대한 등가구성을 보인 것이다. 한편, 선택제어부(206)는, 이러한 스탠바이모드에서 제3도에 도시된 바와같이, 로우의 제1제어신호(SO)와 하이의 제2제어신호(S1)를 출력하여 백바이어스선택부(207)의 엔모스트랜지스터(N1)(N2)는 온시키고, 인버터(I2)를 통해 엔모스트랜지스터(N2)와 연결되어 있는 엔모스트랜지스터(N3)는 오프시킨다. 엔모스트랜지스터(N1)의 온으로 콘덴서(C1)에 대한 누설전류가 보상되어서 후에 있을 액티브모드에서 레벨안정화가 이루어진다. 그리고 앞서 설명한 바와같이, 로우레벨바이어스 발생부(204)에서는 백바이어스전압(VBB1)이 출력되지 않으며, 반면에 하이레벨 백바이어스 발생부(205)에서 높은 백바이어스전압(VBB2)이 출력되어서 이 높은 백바이어스전압(VBB2)이 엔모스트랜지스터(N2)를 통해 디램(300)의 P우물, 보다 구체적으로는, P우물의 P충(P+)에 공급되어 P우물에 바이어스를 잡아준다. 이와같이 스탠바이모드에서 높은 백바이어스전압(VBB2)을 공급함으로써, 주지한 바와 같이, 누설전류는 크게 줄어든다. 그리고, 디램(300)의 P기판 대신에 P우물에 백바이이어스전압을 공급합으로써 백바이어스전압의 변경이 용이해진다. 액티브모드에서는, 제3도의 타이밍도에 나타낸 바와같이, 행 어드레스 스트로브신호(RAS : Row Address Strobe), 전원상승인에이블신호(UP-ENB)는 로우상태이고, 셀프인에이블신호(SELF-ENB)는 하이상태이다. 이에따라 제4도 (a)의 로우레벨 백바이어스 발생부(204)의 내부 행어드레스 스트로브신호(RAS)는 하이상태로 되어서 결국에 로우레벨 백바이어스 발생부(204)에서 낮은 백바이어스전압(VBB1)이 출력된다. 그리고 제3도의 타이밍도에 나타낸 바와같이, 제1제어신호(SO)가 하이상태이므로 백바이어스선택부(207)의 엔모스트랜지스터(N2)는오프되고 엔모스트랜지스터(N3)은 온되어서 앞서 로우레벨 백바이어스발생부(204)에서 출력된 낮은 백바이어스전압(VBB1)이 온된 엔모스트랜지스터(N3)를 통해 디램(300)의 P우물에 앞서와 마찬가지로 공급된다. 이와 같이 액티브모드에서 낮은 백바이어스전압(VBB1)을 공급함으로써, 주지한 바와 같이, 신호전송속도는 빠르게 된다. 그리고, 이 때 제2제어신호(S1)는 로우상태이기 때문에 백바이어스선택부(207)의 엔모스트랜지스터(N1)는 오프되며, 이는 현재의 액티브모드에서 상호간섭을 막아주는 역할을 한다. 마지막으로, 셀프구동모드에서는, 리프레쉬(refresh)동작만이 이루어지며 신호전송속도와는 무관한 모드이므로, 스탠바이모드에서와 같이, 누설전류를 줄여서 저전력을 꾀하는 것이 중요하다. 이에따라 제3도의 타이밍도에 나타낸 바와같이 셀프구동모드에서는 행어드레스 스트로브신호(RAS)가 로우상태이더라도 하이레벨 백바이어스 발생부(205)에서 출력되는 높은 백바이어스전압(VBB2)을 디램(300)의 P우물에 공급하여 누설전류를 줄인다. 이상에서 상세히설명한 바와같이, 본 발명 이중 백바이어스 공급회로는, 스탠바이모드에서나 저전력구동이 필요한 때에는 높은 백바이어스전압을 디램의 P우물에 공급함으로써 디램에서 누설전류가 줄어 들고, 액티브모드에서는 낮은 백바이어스전압을 공급함으로써 디램에서 신호전송속도가 증가된다는 효과를 갖는다.
Claims (1)
- 하이레벨의 바이어스전압을 발생하는 바이어스부와, 상기 바이어스부의 하이레벨의 바이어스전압을 클램핑시켜서 스탠바이용 클랜프전압을 출력하는 스탠바이용 클램핑부와, 상기 바이어서부의 하이레벨의 바이어스전압을 클램핑시켜서 상기 스탠바이용 클램프전압보다 낮은 액티브용 클램프전압을 출력하는 액티브용 클램핑부와, 상기 액티브용 클램핑부의 액티브용 클램프전압을 입력으로 하여 낮은 백바이어스전압을 출력하는 로우레벨 백바이어스 발생부와, 상기 스탠바이용 클램핑부의 스탠바이용 클램프전압을 입력으로 하여 높은 백바이어스전압을 출력하는 하이레벨 백바이어스발생부와, 상기 하이레벨 백바이어스발생부에서 출력되는 높은 백바이어스전압과 상기 오우레벨 백바이어스발생부에서 출력되는 낮은 백바이어스전압을 선택하여 디램의 P우물에 공급하는 백바이어스선택부와, 상기 백바이어스선택부의 선택동작을 디램의 모드에 따라 구분하여 제어하는 선택제어부를 구분한 것을 특징으로 하는 이중 백바이어스 공급회로, 제1항에 있어서, 선택제어부는 스탠바이모드에서는 상기 하이레벨 백바이어스발생부의 높은 백바이어스전압이 디램의 P우물에 공급되도록, 액티브모드에서는 상기 로우레벨 백바이어스발생부의 낮은 백바이어스전압이 상기 디램의 P우물에 공급되도록, 상기 백바이어스선택부의 선택동작을 제어하는 것을 특징으로 하는 이중 백바이어스 공급회로.
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| KR960019290A KR960019290A (ko) | 1996-06-17 |
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833587B1 (ko) * | 2001-12-22 | 2008-05-30 | 주식회사 하이닉스반도체 | 리프레시 특성 향상을 위한 반도체 메모리 장치 |
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|---|---|---|---|---|
| KR100679255B1 (ko) * | 2004-09-02 | 2007-02-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
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- 1994-11-15 KR KR1019940029937A patent/KR0129202B1/ko not_active IP Right Cessation
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| KR960019290A (ko) | 1996-06-17 |
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