KR20010004664A - 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 - Google Patents

반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법

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KR20010004664A
KR20010004664A KR1019990025367A KR19990025367A KR20010004664A KR 20010004664 A KR20010004664 A KR 20010004664A KR 1019990025367 A KR1019990025367 A KR 1019990025367A KR 19990025367 A KR19990025367 A KR 19990025367A KR 20010004664 A KR20010004664 A KR 20010004664A
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Abstract

본 발명은 셀프 리프레쉬동작시 소모되는 전력을 감소시키도록 한 반도체 메모리 소자의 셀프 리프레쉬 자치 및 방법에 관한 것으로, 셀프 리프레쉬 모드에서 셀 블럭 선택 신호가 바뀔때만 센스앰프 연결신호를 변하도록 함으로써, 셀프 리프레쉬 동작을 수행할 때 소모되는 전력을 감소하게 된다.

Description

반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법{Apparatus and method of selfrefreshing a semiconductor memory device}
본 발명은 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법에 관한 것으로, 보다 상세하게는 공유 센스앰프 방식을 사용하는 반도체 메모리 소자에서 셀프 리프레쉬동작을 수행시키는 셀프 리프레쉬 장치 및 방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 메모리 소자에서 메모리 셀은 한 개의 캐패시터와 한 개의 MOS트랜지스터로 구성된다. 이러한 구성에서는 MOS 트랜지스터의 PN 정션(PN JUNCTION)등에 누설전류가 발생하여 저장된 초기의 전하량이 소멸되어 데이터가 소실되는 문제가 발생된다.
그에 따라, 데이터가 소실되기 전에 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 재차 초기의 전하량으로 재충전해 주는 리프레쉬 동작을 주기적으로 행하게 된다.
도 1은 공유 센스앰프(shared sense amp) 방식을 사용하는 디램에서 셀프 리프레쉬 모드때의 회로구성도이다.
리프레쉬 카운터(10)는 셀프 리프레쉬 모드에서 외부로부터의 제어신호(clock)를 입력받아 리프레쉬를 하기 위한 워드라인 선택 신호(wsa) 와 셀 블럭 선택 어드레스(bsa_u, bsa_d)를 출력한다. 상기 제어신호(clock)는 셀프 리프레쉬 사이클 마다 상기 리프레쉬 카운터(10)의 상태를 변화시키는 신호이다.
블럭 선택부(12)는 프리차지신호(prechg) 및 상부의 셀 블럭(20)을 선택하라는 상기 어드레스(bsa_u)를 입력받아 상부의 셀 블럭(20)의 워드라인에 대한 액티브 여부를 결정하는 신호(bsx_u)를 출력하고, 블럭 선택부(14)는 프리차지 신호(prechg) 및 하부의 셀 블럭(22)을 선택하라는 상기 어드레스(bsa_d)를 입력받아 하부의 셀 블럭(22)의 워드라인에 대한 액티브 여부를 결정하는 신호(bsx_d)를 출력한다.
센스앰프 선택비(16)는 상기 불러 선택부(12, 14)로부터의 신호(bsx_u, bsx_d)에 따라 상부의 셀 블럭(20)과 하부의 셀 블럭(2)중 어느 한 셀 블럭을 센스 앰프 어레이(18)내의 센스 앰프와 연결시킨다.
상기 센스앰프 선택부(16)는 도 2에 도시된 바와 같이, 합 셀 블럭의 워드라인 액티브 지정신호(bsx_d)를 인버터(IV1)로 반전시키고 그 반전된 신호에 의해 온/오프되는 NMOS트랜지스터(N1)에 의해 상부 셀 블럭(20)과 센스앰프와 의 연결을 지정한 신호 (bis_u)의 레벨을 결정한다. 상부 설 블럭의 워드라인 액티브 지정신호(bsx_u)를 인버터(IV2)로 반전시키고 그 반전된 신호에 의해 온/오프되는 NMOS트랜지스터(N2)에 의해 하부 셀 블럭(22)과 센스앰프와의 연결을 지정하는 신호(bis_d)의 레벨을 결정한다. 상기 신호단자(bsx_u)와 신호단자(bis_d) 사이는 상호 직렬접속된 PMOS트랜지스터(P1, P2)가 접속되고, 그 PMOS트랜지스터(P1, P2)간의 노드(A1)에는 고전압(VPP) 단자가 접속되며, 그 PMOS트랜지스터(P1, P2)의 게이트에는 상기 신호(bsx_u)(bis_d)를 낸드처리하는 낸드게이트(ND1)의 출력단이 접속된다.
상기한 구성의 센스앰프 선택부(16)의 동작은, 초기 입력신호(bsx_u)(bis_d)가 모두 하이레벨이어서 낸드게이트(ND1)에서는 로우레벨의 신호가 출력되고, 그 결과 PMOS트랜지스터(P1, P2)가 모두 턴온되어 출력신호(bsx_u)(bis_d)가 모두 고전압 (VPP)레벨로 세팅된다. 이후 예를 들어 상부 셀 블럭 (20)의 워드라인 액티브 시키는 신호(bsx_u)만이 로우레벨로 되면 NMOS트랜지스터(N2)가 턴온되어 상기 출력신호(bis_d)의 레벨은 접지전압 레벨로 되고, NMOS트랜지스터(N1)가 턴오프되어 상기 출력신호(bis_d)의 레벨은 고전압레벨을 유지한다. 이때 상기 PMOS트랜지스터 (P, P2)는 낸드게이트(ND1)의 출력신호가 하이레벨이므로 모두 턴오프된다. 그리하여 상부 셀 블럭(20)과 센스앰프가 연결된다.
이상은 상부 셀 블럭(20)과 센스앰프를 연결시키는 동작으로서, 합 셀 블럭(22)가 센스앰프를 연결시키는 동작은 상술한 동작과 유사하게 행해진다.
상기한 구성의 동작에 대해 도 3의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 제어신호(clock)는 프리차지신호(prechg)가 디스에블되는 순간에 일정한 폭이 펄스 형태로 리프레쉬 카운터(10)로 입력된다. 그 리프레쉬 카운터(10)에서는 상기 제어신호(clock)의 펄스폭 후에 주소를 하나 증가시키고, 제어신호(clock)의 소정 갯수의 클럭을 기준으로 셀 블럭 선택 어드레스(bsx_u)(bis_d)를 생성하여 각각의 블럭 선택부(12, 14)로 제공한다.
그에따라, 상기 블럭선택부(12)에서는 상기 프리차지신호(prechg)와 셀 블럭 선택 어드레스(bsa_u)를 앤드처리한 신호(bsx_u)를 센스앰프 선택부(16)로 제공하고, 상기 불럭 선택부(14)에서는 상기 프리차지신호(prechg)와 셀 블럭 선택어드레스(bis_d)를 앤드처리한 신호(bis_d)를 센스앰프 선택부(16)로 제공한다.
이어, 상기 센스앰프 선택부(16)에서의 연산결과에 따라 센스앰프 연결신호 (bsx_u 또는 bis_d)가 하이레벨 되고, 그에 상응하는 셀블럭과 센스앰프가 연결된다.
다시 말해서, 예를들어 셀 블럭 선택 어드레스(bsx_u) 가 액티브되어 있는 상태에서 프리차지 신호(Prechg)가 디스에이블되면 상기 블럭 선택부(12)에서 출력되는 신호(bsx_u)는 액티브되고, 이어 센스앰프 선택부(16)에서 출력되는 신호(bsx_u)가 액티브되어 상부 셀 블럭(20)이 비트라인(bit_u)(bitb_d)이 센스앰프에 연결되어 센싱된다. 센스앰프에서 센싱이 이루어져서 셀이 리프레쉬된 후 프리차지신호(prechg)가 액티브되면 상기 신호(bsx_u)가 디스에이블되고 상기신호(bis_u)도 디스에이블된다.
마찬가지로, 셀 블럭 선택 어드레스(bsz_d)가 액티브되어 있는 상태에서 프리차지신호(prechg)가 디스에블되면 센스앰프 선택부(16)에서 출력되는 신호bis_d가 액티브되고, 이후 프리차지지신호(prechg)가 액티브되면상기 신호(bis_d)는 디스에이블 된다.
이와 같이 종래의 경우, 셀 블럭 선택 어드레스(bsa_u/d)가 변하지 않더라도 각 워드라인이 액티브/프리차지될 때마다 센스앰프를 연결시켜 주는 신호(bsa_u/d)가 변하지 않더라도 각 워드라인이 액티브/프리차지될때마다 센스앰프를 연결시켜 주는 신호(bsa_u/d)가 매번 충/방전을 반복하게 된다. 이 신호(bsa_u/d)에는 많은 수의 센스앰프들이 연결되어 있으므로 구동해야 하는 캐패시터의 용량이 커서 충전시에 많은전력을 소모하게 되는 문제가 있다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 셀프 리프래쉬동작시 소모되는 전력을 감소시키도록 한 반도체 메모리 소자의셀프 리프레쉬 장치 및 방법을 제공함에 목적이 있다.
상기한 목적을달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 셀프 리프레쉬 장치는, 센스앰프 어레이를 사이에 두고 셀 블럭이 상부 및 하부에 위치하고, 그 상부 셀 블럭과하부 셀 블럭은 센스앰프 연결신호에 의해 선택적으로 센스앰프와 연결되는 반도체 메모리 소자에 있어서,
셀프 리프레쉬 모드에서 리프레쉬를 위한 워드라인 선택 신호 및 셀 블럭선택 신호를 발생시키는 리프레쉬 카운터,
프리차지신호 및 상기 셀 블럭 선택 신호를 입력받아 해당되는 셀 블럭의 선택 및 선택된 셀 블럭에 대한 액티브/프리차지여부를 결정하는 블럭 선택수단,
상기 셀 블럭 선택 신호이 변화여부에 따라 상기 센스앰프 연결신호의 변화를 결정하는 센스앰프 선택 제어수단 및,
상기 센스앰프 선택 제어수단으로부터의 제어신호에 따라 상기 센스앰프 연결신호의 전위레벨을 제어하는 센스앰프 선택단을 구비한다.
그리고 본 발명의 따른 실시예에 따른 반도체 메모리 소자의 셀프 리프레쉬 방법은, 센스앰프 어레이를사이에 두고 셀 블럭이 상부 및 하부에 위치하고, 그 상부 셀 블럭과 하부 셀 블럭은 센스앰프 연결신호에 의해 선택적으로 센스앰프와 연결되는 반도체 메모리 소자에 있어서,
셀프 리프레쉬 모드에서 프리차지동작시 상기 셀 블럭을 선택한 신호가 변할 때만 상기 센스앰프 연결신호를 변화시키는 것을 특징으로 한다.
도 1 은 종래 분할 센스 앰프방식을 사용하는 반도체 메모리 소자에서 셀프 리프레쉬동작에 따른 문제점을 설명하기 위해 채용된 블럭도,
도 2 는 도 1에 도시된 센스앰프 선택부의 회로구성예,
도 3 는 도 1의 동작 타이밍도,
도 4 는 본 발명의 실시예에 따른 셀프 리프레쉬 장치의 블럭도,
도 5 는 도 4에 도시된 센스앰프 선택 제어부의 회로 구성예,
도 6은 본 발명의 실시예의 동작 타이밍도 이다.
〈도면의 주요부분에 대한 부호의 설명〉
10, 30: 리프레쉬 카운터 12, 14, 32, 34: 블럭 선택부
16, 38: 리프레쉬 카운터 18, 44: 센스앰프 어레이
20, 40: 상부 셀 블럭 22, 42: 하부 셀 블럭
36: 센스 앰프 선택 제어부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 4는 본발명의 실시예에 따른 셀프 리프레쉬 장치의블럭도로서, 참조부호 30은 셀프 리프레쉬 모드에서 리프레쉬를 수행하기 위해 각 블럭의 워드라인을 선택하는 신호(was) 및 셀 블럭 선택 신호(bsa_u/d)를 발생시키는 리프레쉬 카운터이다. 32 및 34는 프리차지 여부를 나타내는 프리차지신호(prechg)와 상기 셀 블럭 선택 신호(bsa_u/d)를 각각 입력받아 해당 셀 블럭의 선택 및 선택 및 선택된 블럭에 대한 액티브/프리차지여부를 결정하는 블럭 선택부이다.
참조부호 36은 상기 블럭 선택부(32, 34)로부터의 신호(bsa_u/d)를 입력받아 상기 셀 블럭 선택 신호(bsa_u/d)의 변화여부에 따라 센스앰프 연결신호(bis_u/d)의 변하를 결정하는 센스 앰프 선택 제어부이다. 38은 상기 센스앰프 선택 제어(36)로 부터의 제어신호 따라 상기 센스앰프 연결신호(bsa_u/d)의 전위레벨을 제어하는 센스앰프 선택부이다.
참조부호 44는 다수의 센스앰프로 된 센스앰프 어레이이고, 40 및 42는 이 센스앰프 어레이(44)를 공유하는 셀 블럭으로서, 본 발명의 실시예에서는 40을 상부 셀 블럭이라 하고, 42를 하부 셀 블럭이라 한다.
상기 센스앰프 선택 제어부(36)는 도 5에 예시된 바와 같이, 셀프 리프레쉬 모드에서 워드라인 선택 신호(was)의 레벨을 감지하는 감지부(50)와, 상기 감지부 (50)로부터의 신호와 상기 블럭 선택부(32, 34)로부터이 신호를 조합하여 그 결과를 상기 센스앰프 선택부(38)로 제공하는 디코딩부(60, 70)를 구비한다.
여기서 상기 감지부(50)는 상기 워드라인 선택 신호(was)를입력으로 하는 오어 게이트(OR)와, 상기 오어 게이트(OR)의 출력과 상기 셀프 리프레쉬 신호(srefz)를 앤드처리하는 앤드 로직(ND5, IV5)으로 구성된 디코더와; 상기 디코더의 추력신호를 안정화시키는 크로스 커플 차동증폭기로 구성된다.
그리고, 상기 각각의 디코딩부(60; 70)는 상기 감지부(50)로 부터의 신호와 상기 블럭 선택부(32; 34)로 부터의 신호(bsa_u/d)를 각각 입력받는 2입력 낸드 게이트( ND6, ND7; ND8, ND9)로 된 낸드 래치(61; 71)와, 상기 낸드 래치(61; 71)의 출력을 반전시키는 인버터(IV7; IV8)로 구성된다.
상기와 같이 본 발명의 실시예에 따른 반도체 메모리 소자의 셀프 리프레쉬 동작에 대해 도 6의 타이밍도를 참조항 설명하면 다음과 같다.
먼저, 셀프 리프레쉬 모드가 아닐 경우에 대해 설명한다.
이 경우 센스앰프 선택 제어부(36)로 인가되는 셀프 리프레쉬신호(srefz)의 전위는 로우레벨이므로, 리프레쉬 카우터(30)로부터의 어드레스 입력인워드라인 선택 신호(was)의 값에 상관없이 낸드 게이트(ND5)의 출력은 로직 하이로 되고, 인버터(IV6)의 출력이 로직 로우로 된다. 그 결과 낸드 게이트(ND7, ND8)의 출력이 로직 하이로 되고, 낸드 게이트(ND6)의 2입력중 하나가 로직 하이이므로 그 낸드 게이트(ND6)는 입력되는 신호(bsx_u)를 반전시킨다. 따라서, 인버터(IN7)의 출력(bsx_c_u)이 상기 신호 (bsx_u)의 상태를 그대로 유지하게 된다. 결과적으로 종래와 동일하게 동작한다.
다음으로, 셀프 리프레쉬 모드일 경우에 대해 설명한다.
이 경우 센스앰프 선택 제어부(36)로 인가되는 셀프 리프레쉬신호(srefz)의 전위는 하이레벨이다.
리프레쉬 카운터(30)는 현재 출력중인 로오 어드레스가 액티브되기 시작하면 제어신호(clock)의 펄스폭 후에 다음 로오 어드레스를 미리 출력하고, 블럭 선택부(32, 34)는 로오 액티브가 시작될 때 상기 리브레쉬 카운터(30)의 출력신호중의 셀 블럭 선택 신호(bsa_u/d)를 래치하여 해당 블럭이 선택되면 출력신호(bsa_u/d)를 로직 로우로 액티브시킨다.
그에 따라, 워드라인 선택 신호(was)가 셀 블럭내의 마지막 라인에 있는 로오 어드레스를 가리키지 않을 때는 상기 리프레쉬 카운터(30)의 제어신호(clock)의 펄스폭 후에도 워드라인 선택신호(was)중에 하나의 비트라도 로직 하이를 가지게 되므로 오어 게이트(OR)의 출력(new_blkx)은 로직 하이로 디스에이블된다. 그 결과 낸드 게이트(ND5)의 출력은 로직 로우로 되고, 인버터(IV5)의 출력은 로직 하이를 유지한다.
이때, 상부 셀 블럭(40)을 선택하는 신호(bsa_u)가 액티브(하이레벨을 유지)되었다고 가정(이 경우 bsa_d는 로오레벨임)하면 블럭 선택부(32)의 출력신호(bsx_u)는 프리차지신호(prechg)가 액티브될 때까지 로직 로우를 유지하고, 낸드게이트(ND6)의 출력은 로직 하이로 되며, 인버터(IV7)의 출력(bsx_c_u)은 로직 로우로 액티브된다.
그 이후 센스앰프 선택부(38)에서 출력되는 센스앰프 연결신호(bis_d)는 디스 에이블되어 로직 로우로 되고, 센스앰프 연결신호(bis_u)는 액티브되어 로직 하이로 된다. 이화 함께 낸드 게이트(ND7)의 출력은 로직 로우가 된다.
로우 액티브 구간이 끝난 프리차지 구간이 시작됨에 따라 프리차지신호 (prechg)가 액티브되면 상기 블럭 선택부(32)의 출력신호(bsx_u)는 디스에이블되어 로직 하이로 된다. 그러나, 상기 낸드 게이트(ND7)의 출력이 로직 로우이므로 낸드 게이트(ND6)의 출력은 그대로 로직 하이로 유지(즉, 래치)되어 센스앰프 연결신호 (bsa_u/d)의 변하는 없게 된다.
따라서, 셀 블럭 선택 신호(bsa_u/d)가 변하지 않게 되면 센스앰프 연결신호 (bsa_u/d)는 한번 정해진 로직 상태를 그대로 유지하게 된다.
리프레쉬 카운터(30)의 출력(wsa)이 셀 블럭내의 마지막 라인에 있는 로오 어드레스인 상태에 있다고 가정하면, 로오 어드레스가 액티브되는동안에 워드라인 선택 신호(wsa)의 모든 비트들은 로직 로우로 변한다. 그 결과 오어 게이트(OR)의 출력(new_blkx)은 로직 로우로 액티브되고, 낸드 게이트(ND5)의 출력은 로직 하이로 되며, 인버터(IV5)의 출력은 로직 로우로 되어 인버터(IV6)의 출력이 로직 로우로 된다. 그에 따라 낸드 게이트(ND7, ND8)의 출력이 로직 하이로 된다. 그리하여 낸드 게이트(ND6, ND9)는 입력신호(bsa_u/d)를 반전시킨다.
따라서, 셀프 리프레쉬 모드가 아닐 경우와 마찬가지로 프리차지신호(prechg)가 액티브되면 즉, 상기 신호(bsx_u/d)가 로직하이로 디스에이블되면 센스앰프 선택 제어부(36)에서 출력되는 신호(bsx_c_u/d)도 역시 로직 하이로 디스에이블되어 센스앰프 선택부(38)에서의 센스앰프 연결 신호(bsa_u/d)도 역시 디스에이블된다.
이상 설명한 바와 같은 본 발명에 의하면, 셀프 리프레쉬 모드에서 셀 블럭 선택 신호가 바뀔때만 센스앰프 연결 신호를변하도록 함으로써, 셀프 리프레쉬 동작을 수행할 때 소모되는 전력을 감소하게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (9)

  1. 센스앰프 어레이를사이에 두고 셀 블럭이 상부 및 하부에 위치하고, 상기 상부 셀 블럭과 하부 셀 블럭은 센스앰프 연결신호에 의해 선택적으로 센스앰프와 연결되는 반도체 메모리 소자에 있어서,
    셀프 리프레쉬 모드에서 리프레쉬를 위한 워드라인 선택 신호 및 셀 블럭 선택 신호를 발생시키는 리프레쉬 카운터,
    프리차지신호 및 상기 셀 블럭 선택 신호를 입력받아 해당되는 셀 블럭의 선택 및 선택된 셀 블럭에 대한 액티브/프리차지여부를 결정하는 블럭 선택수단,
    상기 셀 블럭 선택 신호의 변화여부에 따라 상기 센스앰프 연결신호의 변화를 결정하는 센스앰프 선택 제어수단 및,
    상기 센스앰프 선택 제어수단으로부터의 제어신호에 따라 상기 센스앰프 연결신호의 전위레벨을 제어하는 센스앰프 선택수단을 구비하여,
    상기 셀 블럭 선택 신호가 변하지 않으면 상기 프리차지신호가 액티브되더라도 상기 센스앰프 연결신호의 전위레벨을 그대로 유지시키는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 장치
  2. 제 1 항에 있어서,
    상기 센스앰프 선택 제어수단은 셀프 리프레쉬 모드에서 워드라인 선택 신호의 레벨을 감지하는 감지부와, 상기 감지부로부터의 신호와 블럭 선택수단으로부터이 신호를 조합하여 그 결과를 상기 센스앰프 선택수단으로 제공하는디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 장치
  3. 제 2 항에 있어서,
    상기 감지부는 상기 워드라인 선택 신호와 셀프 리프레쉬 신호를 입력받아 디코딩하는 디코더와, 상기 디코더이 출력신호를 안정화시키는 차동증폭기로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 장치.
  4. 제 3 항에 있어서,
    상기 디코더는 상기 워드라인 선택 신호를 입력으로 하는 오어 게이트와, 상기 오어 게이트의 출력과 상기 셀프 리프레쉬 신호를 앤드처리하는 앤드 로직으로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 장치
  5. 제 2 항에 있어서,
    상기 디코딩부는 상기 감지부로부터의 신호와 상기 블럭 선택수단으로부터의 신호를 입력받는 낸드 래치와, 상기 낸드 래치의 출력을 반전시키는 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 장치
  6. 센스앰프 어레이를 사이에 두고 셀 블럭이 상부 및 하부에 위치하고, 그 상부 셀 블럭과 하부 셀 블럭은 센스앰프 연결신호에 의해 선택적으로 센스앰프와 연결되는 반도체 메모리 소자에 있어서,
    셀프 리프레쉬 모드에서 프리차지동작시 상기 셀 로부터의 신호가 변할 때만 상기 센스앰프 연결신호를 변화시키는 것을 특징으로 하는 반도체 메모리 소자이 셀프 리프레쉬 방법
  7. 제 6 항에 있어서,
    상기 셀 블럭내의 로오 어드레스들의 조합에 의해 상기 셀 블럭 선택 신호의 변화를 판단하는 것을 특징으로 하는 반도체 메모리 소자의셀프리프레쉬 방법
  8. 제 7 항에 있어서,
    상기 셀 블럭내의 로오 어드레스가 로직 로우인 상태를 셀 블럭 선택신호의 변화로 판단하는 것을 특징으로 하는 반도체 메모리 소자의 셀프 리프레쉬 방법
  9. 제 7 항에 있어서,
    상기 셀 블럭내의 로오 어드레스가 로직 하이인 상태를 셀 블럭 선택신호의 변화로 판단하는 것을 특징으로 하는 반도체 메모리 소자의 셀프리프레쉬 방법
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481918B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618314B1 (en) 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
JP2004253038A (ja) * 2003-02-19 2004-09-09 Renesas Technology Corp 半導体記憶装置
US20100138618A1 (en) * 2008-12-03 2010-06-03 Vns Portfolio Llc Priority Encoders
KR102128475B1 (ko) * 2014-03-27 2020-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
US9299414B1 (en) * 2014-10-02 2016-03-29 Winbond Electronics Corp. Devices for self-refreshing memories, and methods thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6484496A (en) 1987-09-26 1989-03-29 Mitsubishi Electric Corp Semiconductor memory
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JP3001342B2 (ja) 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
JP3364523B2 (ja) 1993-05-31 2003-01-08 三菱電機株式会社 半導体装置
JPH0991958A (ja) * 1995-09-21 1997-04-04 Fujitsu Ltd Ｄｒａｍ
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
KR100272161B1 (ko) * 1997-02-05 2000-12-01 윤종용 반도체메모리장치의고립게이트제어방법및회로
KR100253081B1 (ko) 1997-06-25 2000-09-01 윤종용 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치
US6038186A (en) * 1997-09-12 2000-03-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can have power consumption reduced during self refresh mode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481918B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치

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