KR100499407B1 - 휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 휘발성 반도체 메모리 장치에 관한 것으로, 특히, 컬럼 방향으로 배치된 복수의 비트라인; 로우 방향으로 배치된 복수의 워드라인; 상기 복수의 워드라인에 대응하여 게이트단이 결합되며, 상기 복수의 비트라인에 대응하여 드레인단이 결합되며, 복수의 스토리지노드에 대응하여 소스단이 결합된 복수의 스위칭 트랜지스터; 상기 복수의 스토리지노드와 접지 사이에 결합된 복수의 커패시터; 및 상기 복수의 스토리지노드와 내부전원전압단 사이에 결합되며, 상기 복수의 스토리지노드의 전위 레벨에 따라 상기 복수의 커패시터의 손실 전하를 보상하는 복수의 리프레시 회로부를 구비하는 것을 특징으로 한다.

따라서, 본 발명은 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 외부의 회로에 의한 리프레시 없이 개별 셀마다 자체적인 리프레시 동작을 수행하게 되므로, 개별 셀에 저장된 데이터의 소실을 방지함과 아울러 리프레시 동작에 의한 스탠바이 커런트 레벨을 줄일 수 있고, 이로 인해 소비전력소모 및 속도지연이 감소되는 효과가 있다.

Description

휘발성 반도체 메모리 장치{Volatile semiconductor memory device}

본 발명은 휘발성 반도체 메모리 장치에 관한 것으로서, 특히, 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory: 이하, DRAM이라 함.)에 있어 단위 셀 셀프-리프레시(self-refresh) 기능을 갖는 반도체 메모리 장치에 관한 것이다.

본 발명은 DRAM 셀을 사용하는 반도체 메모리 장치에 적용이 가능하며, 특히, DRAM 셀을 사용하며 스탠바이 커런트 및 액세스 타임에 대한 스팩(Speccification)이 엄격한 의사 에스램(Pseudo SRAM)에 적용되어 질 수 있다.

일반적으로, DRAM은 일정시간이 경과되면 저장된 데이터가 소실되는 휘발성 기억소자로서 이진 데이터를 저장하는 셀 어레이를 포함하고 있다. 셀 어레이는 하나의 트랜지스터와 하나의 커패시터로 구성되어 있는 단위 셀이 매트릭스 형태로 모여있는 집합체이다. 이와 같은 DRAM은 4개의 트랜지스터를 포함하는 에스램(SRAM)에 비하여 단위 셀의 구성이 간단하고 제조비용이 저렴하기 때문에 집적도 및 경제적 측면에서 매우 현저한 장점을 갖고 있다.

또한, DRAM은 전원이 공급된 상태에서도 시간이 지남에 따라 데이터가 휘발되는 특성을 갖기 때문에 데이터가 소실되기 전에 워드라인 단위 또는 셀 어레이 전체의 데이터를 읽어들이고, 해당 데이터의 초기 전하량이 유지될 수 있도록 전하를 재충전해 주어야 하는 리프레시(refresh) 동작을 실시하여야 한다. 이런 리프레시 동작은 DRAM의 소비전력소모 및 속도와 밀접한 관계가 있다.

도 1은 종래의 DRAM 단위 셀의 구성을 나타낸 회로도로서, 도시된 바와 같이, 셀 어레이 내에서 컬럼 방향으로 배치된 비트라인(BL)과, 셀 어레이 내에서 로우 방향으로 배치된 워드라인(WL)과, 비트라인(BL)과 워드라인(12)의 교차영역에서 게이트단이 워드라인(WL)에 결합되며, 드레인단이 비트라인(BL)에 결합되어 워드라인 구동신호에 의해 스위칭하는 셀 트랜지스터(CT)와, 데이터의 저장을 위해 셀 트랜지스터(CT)의 소스단과 접지(Vss)사이에 결합된 커패시터(C)로 구성된다.

상기와 같이 구성된 종래의 DRAM 셀에서는 셀 트랜지스터(CT)의 PN접합 등에 누설전류가 발생함으로 인해서 커패시터(C)에 저장된 이진 데이터에 해당하는 전하량이 소멸되어 간다.

따라서, 커패시터(C)에 저장된 이진 데이터를 지속적으로 유지시키기 위해서는 적절한 주기의 리프레시 동작를 반복적으로 수행함과 아울러 데이터 라이트시의 중간에도 리프레시 동작을 수행하여야 한다.

이러한 리프레시 동작은 DRAM 소자의 스탠바이 커런트를 증가시키는 역할을 하게 되며, 액세스 타임을 증가시켜 속도지연의 원인이 되기도 한다. 결국, 스토리지노드(SN) 점의 누설조건이 취약해지면, 리프레시 동작의 주기를 짧게 해야하므로, 소비전력소모 및 속도지연이 보다 증가하게 된다.

이는 DRAM 셀을 사용하는 모든 제품들의 현안의 문제이며, 특히 DRAM 셀을 사용하면서 특화된 제품으로 구현된 의사 에스램(Pseudo SRAM)과 같은 제품들은 엄격한 스팩(Spacification)을 충족시키는 데 큰 어려움을 겪고 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위해 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 스토리지노드 전위에 따라 개별 셀마다 셀 전하량의 감소를 보상하는 리프레시 기능을 수행하도록 함으로써, 개별 셀에 저장된 데이터의 소실을 방지하는 반도체 메모리 장치을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 휘발성 반도체 메모리 장치는 컬럼 방향으로 배치된 복수의 비트라인;

로우 방향으로 배치된 복수의 워드라인;

상기 복수의 워드라인에 대응하여 게이트단이 결합되며, 상기 복수의 비트라인에 대응하여 드레인단이 결합되며, 복수의 스토리지노드에 대응하여 소스단이 결합된 복수의 스위칭 트랜지스터;

상기 복수의 스토리지노드와 접지 사이에 결합된 복수의 커패시터; 및

상기 복수의 스토리지노드와 내부전원전압단 사이에 결합되며, 상기 복수의 스토리지노드의 전위 레벨에 따라 상기 복수의 커패시터의 손실 전하를 보상하는 복수의 리프레시 회로부를 구비하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2는 본 발명에 따른 휘발성 반도체 장치의 셀 어레이 구조를 나타낸 회로도로서, 도시된 바와 같이, 컬럼 방향으로 배치된 복수의 비트라인(BL0~BLn)과, 워로우 방향으로 배치된 복수의 워드라인(WL0~WLn)와, 복수의 비트라인(BL0~BLn)과 복수의 워드라인(102)의 교차영역에 위치하며, 워드라인 구동신호에 의해 스위칭되는 복수의 셀 트랜지스터(CT)와, 데이터를 저장하기 위해 스토리지노드(SN)와 접지(VSS)사이에 결합된 복수의 커패시터(C)와, 내부전원전압단과 스토리지노드(SN) 사이에 결합된 복수의 리프레시 회로부(100)로 구성된다.

복수의 셀 트랜지스터(CT)는 복수의 워드라인(WL0~WLn)에 대응하여 게이트단이 결합되며, 복수의 비트라인(BL0~BLn)에 대응하여 드레인단이 결합되며, 복수의 스토리지노드(SN)에 대응하여 소스단이 결합된다.

복수의 리프레시 회로부(100)는 복수의 스토리지노드(SN)의 전위 레벨에 따라 구동되어 내부전원전압단에서 공급되는 전하가 복수의 커패시터(C)에 충전되도록 전류통로를 형성하는 제 1전도형 모스 트랜지스터(NM)로 구성된다.

제 1전도형 모스 트랜지스터(NM)의 문턱전압(Vt)은 단위 셀당 소모되는 스탠바이 커런트를 최소화 시키는 레벨로 결정되어지며, 본 발명의 실시예에 따라 내부전원전압(Vcore)의 절반 레벨 즉, Vcore/2이 되도록 설정되는 것이 바람직하다.

상기와 같이 구성된 본 발명에 따른 휘발성 반도체 장치의 동작을 설명하면 다음과 같다.

먼저, 첫 번째 셀의 데이터를 리드하기 위해서는 워드라인(WL0)에 워드라인 구동신호를 인가한다. 그러면, 셀 트랜지스터(CT)의 게이트단에 상기 워드라인 구동신호가 인가되어 셀 트랜지스터(CT)가 턴온된다. 이 때, 비트라인(BL0)은 프리챠지(Precharge)에 의해 내부전원전압(Vcore)의 절반 레벨로 충전된 상태가 된다. 이에 따라, 커패시터(C)에 저장된 전하가 스토리지노드(SN) 보다 전위 레벨이 낮은 비트라인(BL0)으로 방전된다. 이로써, 데이터의 리드 동작이 수행된다.

그 다음, 첫 번째 셀의 데이터를 라이트하기 위해서는 워드라인(WL0)에 상기 워드라인 구동신호를 인가하고, 비트라인(BL0)에 데이터 신호를 인가한다. 그러면, 워드라인(WL0)을 경유한 워드라인 구동신호가 셀 트랜지스터(CT)의 게이트단에 인가되므로, 셀 트랜지스터(CT)는 턴온 상태가 되고, 비트라인(BL0)은 이진 데이터에 해당하는 전하로 충전된다. 이에 따라, 비트라인에 충전된 전하가 셀 트랜지스터(CT)를 경유하여 커패시터(C)에 충전된다. 이로써, 데이터의 라이트 동작이 수행된다.

이와 같은 라이트 및 리드 동작을 수행하거나 스탠바이 상태일 때 스토리지노드(SN)의 누설 경로를 통해 복수의 커패시터(C)의 충전 전하가 방전됨에 따라 복수의 스토리지노드(SN)의 전위 레벨은 점점 감소하게 된다.

이 때, 복수의 스토리지노드(SN)의 전위 레벨이 내부전원전압(Vcore)의 절반 레벨 즉, Vcore/2 이하로 떨어지면, 복수의 리프레시 회로부(100) 마다 구비하고 있는 제 1전도형 모스 트랜지스터(NM)가 턴온되고, 복수의 커패시터(C)는 내부전원전압단에서 공급되는 전하로 충전된다.

따라서, 복수의 스토리지노드(SN)의 전위가 원래의 이진 데이터에 대응하는 전위 레벨로 복원되는 셀프-리프레시 동작이 수행된다.

한편, 본 발명의 실시예에서는 데이터 라이트시 스토리지노드(SN)를 원하는 전위 레벨까지 올리지 않고, 스토리지노드(SN)의 전위를 제 1전도형 모스 트랜지스터(NM)의 문턱전압 보다 약간 높은 레벨 즉, Vcore/2+α까지만 높이게 되면, 제 1전도형 모스 트랜지스터(NM)의 구동에 의해 스토리지노드(SN)의 전위가 원하는 레벨까지 올라가게 된다.

따라서, 본 발명의 실시예에서는 데이터 라이트시 스토리지노드(SN)의 전위 레벨에 따라 커패시터(C)의 충전이 신속히 이루어지므로, 데이터 라이트 시간이 줄어들게 된다.

상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.

상술한 바와 같이, 본 발명은 셀 어레이의 스토리지노드 점마다 구비된 셀프-리프레시 기능을 수행하는 회로에 의해 외부의 회로에 의한 리프레시 없이 개별 셀마다 자체적인 리프레시 동작을 수행하게 되므로, 개별 셀에 저장된 데이터의 소실을 방지함과 아울러 리프레시 동작에 의한 스탠바이 커런트 레벨을 줄일 수 있고, 이로 인해 소비전력소모 및 속도지연이 감소되는 효과가 있다.

또한, 본 발명은 스토리지 노드에서 방전되는 리키지 전류를 수시로 충당할 수 있으므로, 모든 셀 노드의 전위를 일정하게 유지할 수 있어 셀 특성 변화에 의한 수율감소를 억제시킬 수 있는 다른 효과가 있다.

또한, 본 발명은 특정 스토리지노드에 데이터를 라이트할 때 해당 노드 점의 전위를 내부전원전압(Vcore)의 절반 레벨로 올려주면, 해당 리프레시 회로부의 리프레시 동작이 수행되므로, 데이터 라이트 타이밍이 줄어들게 되는 또 다른 효과가 있다.

도 1은 종래의 디램 단위 셀의 구성을 나타낸 회로도.

도 2는 본 발명에 따른 휘발성 반도체 장치의 셀 어레이 구조를 나타낸 회로도.

*도면의 주요부분에 대한 부호설명

BL: 비트라인 WL:워드라인

CT: 셀 트랜지스터 C: 커패시터

SN: 스토리지노드 100: 리프레시 회로부

Claims (3)

1. 컬럼 방향으로 배치된 복수의 비트라인;

   로우 방향으로 배치된 복수의 워드라인;

   상기 복수의 워드라인에 대응하여 게이트단이 결합되며, 상기 복수의 비트라인에 대응하여 드레인단이 결합되며, 복수의 스토리지노드에 대응하여 소스단이 결합된 복수의 스위칭 트랜지스터;

   상기 복수의 스토리지노드와 접지 사이에 결합된 복수의 커패시터; 및

   상기 복수의 스토리지노드와 내부전원전압단 사이에 결합되며, 상기 복수의 스토리지노드의 전위 레벨에 따라 상기 복수의 커패시터의 손실 전하를 보상하는 복수의 리프레시 회로부를 구비하는 것을 특징으로 하는 휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 리프레시 회로부는 상기 복수의 스토리지노드의 전위레벨에 따라 구동되어 상기 내부전원전압단에서 공급되는 전하가 상기 복수의 커패시터에 충전되도록 전류통로를 형성하는 제 1전도형 모스 트랜지스터로 구성되는 것을 특징으로 하는 휘발성 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 제 1전도형 모스 트랜지스터의 문턱전압은 내부전원전압의 절반 레벨이 되도록 설정되는 것을 특징으로 하는 휘발성 반도체 메모리 장치.