KR100236816B1 - 누설 전류가 저감된 반도체 기억 장치 - Google Patents

누설 전류가 저감된 반도체 기억 장치 Download PDF

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Abstract

데이타 유지 모드(data holding mode)시, 메모리 셀 어레이(100)의 기판 영역의 전위는 통상 동작 모드의 것과 동일한 레벨로 고정되고, 주변 회로의 기판 영역으로 인가되는 바이어스 전압의 절대값은 통상 동작 모드의 것보다도 크다. 동작 모드 변경시, 메모리 셀 트랜지스터의 기판 전위는 변화되지 않으며, 이에 따라 메모리 셀의 저장 노드의 전위가 변화되지 않으므로, 기억 데이타는 안정하게 유지된다. 주변 회로의 MOS 트랜지스터의 임계 전압의 절대값이 크게 되어, 서브 임계 전류가 감소된다. 반도체 기억 장치의 데이타 유지 모드시 전류 소비는 기억 데이타에 악영향을 끼치지 않고 감소된다.

Description

누설 전류가 저감된 반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 데이타 유지 모드를 갖는 반도체 기억 장치의 기판 바이어스 발생 회로의 구성에 관한 것이다.
DRAM(Dynamic Random Access Memories)은, 예를 들어 노트북(notebook)형 퍼스널 컴퓨터 등과 같은 PDA(personal digital assistants) 및 PAGER(휴대용 전화기) 등의 휴대용 기기(휴대용 정보 단말기)의 용도에 많이 사용되고 있다. 이와 같은 휴대용 기기는, 전지를 전원으로서 동작하기 때문에, 저소비 전력의 디바이스가 특히 요구된다. 저소비 전력화에 대해서는 각종 방법이 있지만, 소비 전력은 동작 전원 전압의 2승에 비례하기 때문에, 동작 전원 전압을 저하시키는 방법이 매우 효과가 크다. 이와 같은 관점에서, 몇몇 경우에서 전원 전압을 2V로 할 것이 요구되고 있다. 전원 전압의 감소에 따라, 동작 특성을 유지하기 위해서는, MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)의 크기도 스케일링 룰(scaling rule)에 따라 스케일 다운(scaled down)되지만, 임계 전압을 이 전원 전압의 감소에 따라 저하시키는 것은, 이하에 기술되는 바와 같이 서브 임계(subthreshold) 전류가 증대하기 때문에 통상 곤란하다.
도 33은, n 채널 MOS 트랜지스터의 게이트 전압과 드레인 전류의 관계를 나타낸 도면이다. 종축에 드레인 전류 Ids를 나타내고, 횡축에 게이트 전압(소스 전압을 기준으로 하는 게이트 전압) Vgs를 나타낸다. MOS 트랜지스터의 임계 전압은, 임의의 양만큼의 드레인 전류가 흐를 때의 게이트 전압으로서 규정된다. 예를 들면, 10 |Lm의 게이트 폭을 갖는 MOS 트랜지스터에 있어서, 1 |LA의 드레인 전류가 흐를 때의 게이트 전압 Vgs가 임계 전압 Vth로서 규정된다. 도 33에 있어서는, 드레인 전류 IO가 흐를 때의 게이트 전압 Vgs가 각각 임계 전압 Vth1(곡선 I) 및 임계 전압 Vth2(곡선 II)로서 규정된다. MOS 트랜지스터에 있어서는, 그 게이트 전압 Vgs가 임계 전압 이하로 되면, 드레인 전류 Ids는 지수 함수적으로 감소하지만(도 33에 있어서는 대수 스케일(logarithmic scale)때문에 직선적으로 저하하고 있음), 그 게이트 전압 Vgs가 0V로 되어도 드레인 전류 Ids는 0V로 되지 않는다.
MOS 트랜지스터의 임계 전압을 Vth1으로부터 Vth2로 저하시키면, 이 MOS 트랜지스터의 특성 곡선은, 곡선 I로부터 곡선 II로 이동한다.
이 때, 게이트 전압 Vgs가 0V일 때에 흐르는 전류(서브 임계 전류)는, I1으로부터 I2로 증가한다. 따라서, 단순히 임계 전압을 감소시키면 서브 임계 전류가 증가하여, 소비 전류가 증가하게 되는 문제가 발생한다. p 채널 MOS 트랜지스터의 특성은, 이 도 33의 게이트 전압 Vgs의 부호를 반전시키므로써 획득될 수 있으며, 동일한 문제가 발생한다.
예를 들어, 16 M-DRAM을 사용하여 행한 실험에 의하면, n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터 모두의 임계 전압의 절대값을 약 0.4 까지 작게하면, 대기시(칩 비활성화시)에 소비되는 전원 전류가, 전원 전압이 2 V일 때 500 |LA 정도까지 증대한다. 실제의 사용시에 있어서, DRAM을 데이타 유지 모드로서의 셀프 리프레시 모드로 설정하여 DRAM 내부에서 리프레시를 행하면서, DRAM이 대기 상태로 유지된다. 이와 같은 데이타 유지 모드시에 있어서는, 대기 전류(대기시에 소비되는 전원 전류)에 또한 50 |LA 정도의 리프레시 전류(리프레시시에 소비되는 전류)가 가해진다. 일반적으로, 휴대기기에 있어서, 데이타 유지 모드에서, 셀프 리프레시 동작을 행했을 때의 리프레시 전류를 고려하여 대기 전류가 통상 100 |LA 정도 이하로 되는 것이 요구되고 있다. 이와 같은, 대기 상태(스탠바이 사이클)에 있어서의 서브 임계 전류의 억제를 도모하는 구성이, 예를 들어 일본국 특개평 6-28847 호 공보(1994)에 개시되어 있다.
도 34는, 종래의 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 34에 있어서, 반도체 기억 장치 PSR은, 메모리 어레이 및 주변 회로를 포함하는 내부 회로 LC와, 이 내부 회로 LC가 형성되는 기판 영역(웰 및 기판 모두를 포함함)으로 바이어스 전압 VBB 및 VWB를 공급하는 바이어스 발생 회로 VBG와, 외부로부터의 데이타 유지 모드 지시 신호 ZRF 및 전원 전압 VCC에 따라 데이타 유지 모드가 지정된 것을 검출하는 데이타 유지 모드 검출 회로 DRD와, 데이타 유지 모드 검출 회로 DRD로부터의 유지 모드 검출 신호 DRM의 활성화에 따라, 바이어스 발생 회로 VBG가 발생시키는 바이어스 전압 VBB 및 VWB의 절대값을 증가시키는 바이어스 제어 회로 VBC를 포함한다.
내부 회로 LC는, P형 기판 영역에 형성되는 n 채널 MOS 트랜지스터와, N형 기판 영역에 형성되는 p 채널 MOS 트랜지스터를 포함한다. 데이타 유지 모드 검출 회로 DRD는, 유지 모드 지시 신호 ZRF가 소정 기간 L 레벨로 유지되든지, 혹은 전원 전압 VCC가 소정의 전압 레벨 이하로 설정되면, 데이타 유지 모드가 지정된 것으로 판정한다. 바이어스 발생 회로 VBG는, 부(negative)의 바이어스 전압 VBB를 P형 기판 영역으로 인가하고, 정(positive)의 바이어스 전압 VWB를 N형 기판 영역으로 인가한다. 다음의 도 34에 도시된 반도체 장치의 동작을 도 35에 도시되는 파형도를 참조하여 설명한다.
통상 모드(통상 동작 모드)에 있어서는, 전원 전압 VCC는 예를 들면 5V의 전압 레벨로 유지되고 있다. 이 상태에 있어서는, 유지 모드 지시 신호 ZRF는 H 레벨인 비활성 상태에 있으며, 데이타 유지 모드 검출 회로 DRD로부터의 유지 모드 검출 신호 DRM은 L 레벨인 비활성 상태에 있다. 이 상태에 있어서, 바이어스 발생 회로 VBG로부터의 기판 바이어스 전압 VBB는 -3Vthn의 전압 레벨로 유지되며, 기판 바이어스 전압 VWB는, 전원 전압 VCC 레벨로 유지된다. Vthn은, n 채널 MOS 트랜지스터의 임계 전압을 나타낸다.
시각 T0에 있어서, 데이타 유지 모드가 지정되면 전원 전압 VCC가 3V의 레벨로 저하된다. 이 데이타 유지 모드의 검출은, 유지 모드 지시 신호 ZRF가 소정 기간 L 레벨로 설정되든지 혹은 전원 전압 VCC의 전위 레벨의 저하를 데이타 유지 모드 검출 회로 DRD가 검출하므로써 행해진다. 이 데이타 유지 모드로 들어가면, 시각 T0에 있어서, 데이타 유지 모드 검출 회로 DRD로부터의 유지 모드 검출 신호 DRM이 H 레벨인 활성 상태로 되어, 이에 따라 바이어스 제어 회로 VBC로부터의 바이어스 제어 신호 VCL이 활성 상태로 된다. 바이어스 발생 회로 VBG는, 이 바이어스 제어 신호 VCL에 따라, 바이어스 전압 VBB를 -4Vthn의 전위 레벨로 저하시키며, 바이어스 전압 VWB를 VCC+2 eVthp e의 전압 레벨로 상승시킨다. 여기서, Vthp는 p 채널 MOS 트랜지스터의 임계 전압을 나타낸다.
바이어스 전압 VBB 및 VWB는, 각각, n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 백(back) 게이트 전위로 된다. MOS 트랜지스터에 있어서, 백 게이트의 전위의 절대값이 증가하면, MOS 트랜지스터의 임계 전압의 절대값도 증가한다. 이 바이어스 전압 VBB 및 VWB의 절대값을 증가시키고, 이에 따라 p 채널 MOS 트랜지스터 및 n 채널 MOS 트랜지스터의 각각의 임계 전압의 절대값을 크게 하므로써, 이들 MOS 트랜지스터의 서브 임계 전류가 감소된다.
시각 T1에 있어서, 데이타 유지 모드로부터 통상 모드로 복귀되면, 전원 전압 VCC가 다시 5V의 전압 레벨로 복귀되며, 데이타 유지 모드 검출 신호 DRM이 비활성 상태인 L 레벨로 된다. 따라서, 바이어스 전압 VBB가 다시 -3Vthn의 전압 레벨로 상승되어, 바이어스 전압 VWB가, 전원 전압 VCC의 전압 레벨로 복귀한다.
통상 모드시에 있어서, 바이어스 전압 VBB 및 VWB의 절대값을 작게하므로써, MOS 트랜지스터의 임계 전압의 절대값이 작게 되어, 이에 따라 통상 동작 모드시에 있어서의 반도체 기억 장치가 필요하게 되는 동작 특성을 실현하는 것이 가능하게 된다.
전술한 선행 기술 문헌 특개평 6-28847 호 공보에 있어서는, 데이타 유지 모드시에 있어서, 바이어스 전압의 절대값을 크게하여, 이에 따라 MOS 트랜지스터의 임계 전압의 절대값을 크게하므로써, 서브 임계 전류의 감소를 도모하고 있다. 이 선행 기술 문헌은, 동작 온도가 상승한 경우의 서브 임계 전류의 증가를 문제로 하고 있으며, 예를 들어 2.0V와 같은 저전원 전압에서 동작하는 반도체 기억 장치에 있어서의 고속 동작성을 확보하기 위한 MOS 트랜지스터의 임계 전압을 작게하는 것에 대해서는 고려하고 있지 않다. 더구나, 도 34에 도시된 구성에 있어서는, 데이타 유지 모드시에 있어서는, 내부 회로 LC가 형성되는 기판 영역 전체에 인가되는 바이어스 전압 VBB 및 VWB가 변화하고 있기 때문에, 다이나믹형 반도체 기억 장치 특유의 문제가 발생한다.
도 36은, 도 34에 도시된 내부 회로의 부분 단면 구조를 도시하는 도면이다. 도 36에 있어서, 주변 회로부 및 메모리 어레이부는, P형 반도체 기판(900)상에 형성된다. 주변 회로부는, 이 반도체 기판(900) 표면에 형성되는 N형 웰(901) 및 P형 웰(906)에 형성되고, 메모리 어레이부는, P형 반도체 기판(900) 표면에 이 P웰(906)과 분리되어 형성되는 P 웰(920)상에 형성된다. 이 구성은, 통상 트윈 웰(twin well) 구조로 불리운다.
N 웰(901)은, 고농도 N형 불순물 영역(N+ 영역)(902)을 통해 바이어스 전압 VWB를 수신한다. 이 N 웰(901) 표면에, 서로간에 있어서 고농도 P형 불순물 영역(P+영역)(903, 904)이 형성되며, P+영역(903, 904) 사이의 채널 영역상에 게이트 절연막(도시되지 않음)을 통해 게이트 전극(905)이 형성된다. 이 P+ 불순물 영역(903, 904) 및 게이트 전극(905)에 의해 p 채널 MOS 트랜지스터가 형성된다. P 웰(906)은 특히 마련되지 않아도 좋으며, P형 반도체 기판(900)과 전기적으로 접속된다.
P웰(906) 표면에, N+영역(908, 909)이 이격 형성되며, N+영역(908, 909)의 채널 영역상에 도시되지 않은 게이트 절연막을 통해 게이트 전극(910)이 형성된다. N+영역(908, 909) 및 게이트 전극층(910)에 의해, n 채널 MOS 트랜지스터가 형성된다. 도 36에 있어서, P+영역(903)은 전원 전압 VCC를 수신하며, N+영역(908)이 접지 전압 VSS를 수신한다. P+영역(904) 및 N+영역(909)이 상호 접속되며, 또한, 게이트 전극(905, 910)이 상호접속된다. 이에 따라, 입력 신호 IN을 반전시켜 출력 신호 OUT를 생성하는 CMOS 인버터가 실현된다.
메모리 어레이부에 있어서는, P웰(또는 P형 반도체층)(920)은, P+영역(921)을 통해 바이어스 전압 VBB를 수신한다. 이 P웰(920) 표면에, N+영역(922, 923)이 이격 형성되며, 이 N+영역(922, 923) 사이의 채널 영역상에 도시되지 않은 게이트 절연막을 통해 게이트 전극층(926)이 형성된다. N+영역(923)에는, 도전층(924)이 전기적으로 접속되며, 이 도전층(924)상에, 캐패시터 절연막(도시되지 않음)을 통해 도전층(925)이 형성된다. N+영역(922)은 비트선 BL에 접속되며, 게이트 전극층(926)은 워드선 WL에 접속되고, 도전층(925)은, 일정한 셀플레이트 전압 VCP를 수신한다. 이 메모리 어레이부에 있어서 N+영역(922, 923) 및 게이트 전극(926)에 의해 메모리 셀의 액세스 트랜지스터가 형성되며, N+영역(923) 및 도전층(924, 925)에 의해, 데이타 저장용의 캐패시터가 형성된다.
도 37은, 도 36에 도시되는 메모리 어레이부의 전기적 등가 회로를 나타내는 도면이다. 도 37에 있어서, 메모리 셀은, 워드선 WL에 접속되는 게이트와, 비트선 BL에 접속되는 한쪽 도통 노드와, 저장 노드 SN에 접속되는 다른쪽 도통 노드를 갖는 n 채널 MOS 트랜지스터 MQ와 저장 노드 SN과 셀플레이트 전압 VCP 인가 노드와의 사이에 접속되는 캐패시터 Cg와, 저장 노드 SN과 바이어스 전위 VBB 인가 노드와의 사이에 접속되는 캐패시터 Cj를 포함한다. MOS 트랜지스터 MQ는, 도 36의 N+영역(922, 923) 및 게이트 전극(926)의 구성에 대응한다. 캐패시터 Cg는, 도전층(924, 925)으로 구성되는 캐패시터에 대응한다. 캐패시터 Cj는, N+영역(923)과 P웰(920) 사이에 형성되는 접합 용량에 대응한다. 기판 바이어스 전압 VBB는 또한 주변 회로의 MOS 트랜지스터 PH의 백 게이트로도 인가된다. 도 36에 있어서, 이 주변 회로의 트랜지스터 PH는, N+영역(908, 909) 및 게이트 전극(910)으로 구성되는 트랜지스터에 대응한다. 다이나믹형 반도체 기억 장치에 있어서는, 정보가 저장 노드 SN에 전하의 형태로 저장된다.
데이타 유지 모드에 있어서, 다이나믹형 반도체 기억 장치에 있어서는, 기억 데이타의 리프레시가 주기적으로 행해진다. 즉, 워드선 WL이 선택 상태로 되며, MOS 트랜지스터 MQ를 통해 비트선 BL로 저장 노드 SN에 저장된 전하를 판독하여, 도시되지 않은 센스 앰프에 의해 증폭하고, 다시 증폭한 비트선 전위를 저장 노드 SN에 기록한다. 데이타 유지 모드에 있어서, 기판 바이어스 전압 VBB의 절대값이 크게되면, MOS 트랜지스터 MQ의 임계 전압 Vthn이 크게 된다. 이 경우, 저장 노드 SN에 H 레벨의 데이타가 저장되어 있는 경우, MOS 트랜지스터 MQ의 임계 전압 손실의 영향에 의해, 비트선 BL상에 판독되는 판독 전압이 작게 되어, 센스 앰프의 동작 마진(정확히 센스 동작을 행할 수 있는 전압차)이 작게 된다. 따라서 이 상태에 있어서는, 정확히 기억 데이타의 리프레시를 행할 수 없게 되는 문제가 생긴다.
또한, 도 38a에 도시된 시각 T0에 있어서, 통상 모드로부터 데이타 유지 모드로 이동될 때, 기판 바이어스 전압 VBB의 절대값이 크게되면, 즉 기판의 전위 레벨이 감소하면, 캐패시터 Cj의 용량 결합에 의해 저장 노드 SN의 전위가 감소한다(MOS 트랜지스터 NQ는 오프 상태에 있으며, 저장 노드 SN은 플로팅 상태에 있다). 따라서, 저장 노드 SN에 H 레벨의 데이타가 저장되어 있는 경우, 이 정전하량이 작게 되어 H 레벨 데이타의 전위 레벨이 저하되며, 이에 따라, 도 38b에 도시된 리프레시 동작시에 있어서의 비트선 BL의 판독 전압이 작게 되어, 마찬가지로, 센스 마진(판독 동작 마진)이 작게 된다.
도 38a의 시각 T1에 있어서, 데이타 유지 모드로부터 통상 모드로 복귀될 때, 기판 바이어스 전압 VBB의 절대값이 작게 된다. 즉, 기판 바이어스 전압 VBB는 정의 방향으로 변화한다. 이 때, 캐패시터 Cj의 용량 결합에 의해, 저장 노드 SN의 전위가 상승한다. 저장 노드 SN에 L 레벨 데이타가 저장되어 있는 경우에는, L 레벨 데이타의 전위가 상승하고, 통상 모드시에 있어서의 이 메모리 셀의 기억 데이타의 판독 전압이 작게 되어(도 38b 참조), L 레벨 데이타의 센스 마진이 작게 되며, 통상 모드시에 있어서 정확히 데이타를 판독할 수 없는 문제가 생긴다.
도 38b에 도시된 바와 같이, 비트선 BL상의 판독 전압은, 통상 중간 전위(셀플레이트 전압 VCP와 동일한 전압 레벨)로 프리차지되어 있으며, H 레벨 데이타를 판독할 때의 비트선 전압은, 이 중간 전압보다도 높게 되고, L 레벨 데이타 판독시의 L 판독 전압은, 이 중간 전압 레벨과 비트선 BL상에 나타나는 전압의 차이다. H 레벨 데이타의 전위가 저하되면, H 판독 전압이 작게 되며, 또한 L 레벨 데이타의 전위가 상승하면, L 판독 전압은 작게 된다. 특히, 전원 전압 VCC가 2.0V로 작게 되면, 이 판독 전압의 변동은 큰 영향을 미친다. 즉, 판독 전압 |$V는, 다음식으로 표현되기 때문에, 정상인 경우에서의 판독 전압 |$V의 값도 작게 되기 때문이다.
|$V= Q(CS $Vcc/2)(1/(CS+CB))
여기서, CS는, 메모리 셀의 캐패시터(캐패시터 Cg 및 Cj의 병렬체)의 용량값을 나타내며, CB는 비트선 용량을 나타낸다. 부호 Q는, H 판독 전압 및 L 판독 전압을 나타낸다.
따라서, 본 발명의 목적은, 저전원 전압의 반도체 기억 장치에, 기억 데이타에 영향을 끼치지 않고 소비 전류를 감소시키는 것이다.
본 발명의 다른 목적은, 데이타 유지 모드시에 있어서의 소비 전류를 메모리 셀 기억 데이타에 악영향을 끼치지 않고 감소시킬 수 있는 다이나믹형 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 기억 장치의 기본적인 동작을 나타낸 파형도
도 2는 본 발명의 동작 원리를 설명하기 위한 도면
도 3은 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타낸 도면
도 4는 본 발명에 따른 반도체 기억 장치의 어레이부 및 주변 회로부의 구성을 나타낸 도면
도 5a는, 도 3에 도시되는 리프레시 제어 회로 및 제어 신호 발생 회로의 구성을 나타내고, 도 5b는 도 5a의 회로의 동작을 나타낸 파형도
도 6은 도 5에 도시된 SELF 발생 회로의 구성을 개략적으로 도시한 도면
도 7은 도 6에 도시된 SELF 발생 회로의 구체적 구성을 도시한 도면
도 8은 도 6 및 도 7에 도시된 SELF 발생 회로의 동작을 도시한 파형도
도 9는 도 3에 도시된 주변 바이어스 회로의 p 채널 MOS 트랜지스터 기판 바이어스 전압 발생부의 구성을 개략적으로 도시한 도면
도 10은 도 9에 도시된 회로의 전원 투입시 동작을 나타낸 파형도
도 11은 도 9에 도시된 발진 회로의 구성을 구체적으로 나타낸 도면
도 12는 도 9에 도시된 기준 전압 발생 회로의 구체적 구성을 도시한 도면
도 13a는 도 9에 도시된 제어 신호 발생 회로의 구체적 구성을 도시하고, 도 13b는 그 동작 파형을 나타낸 도면
도 14는 도 9에 도시된 차동 증폭 회로의 구체적 구성을 도시한 도면
도 15는 도 14에 도시된 차동 증폭 회로의 동작을 도시한 파형도
도 16은 도 9에 도시된 반복 신호 발생 회로의 구체적 구성을 도시한 도면
도 17은 도 9에 도시된 VPB 발생 회로의 구체적 구성을 도시한 도면
도 18은 도 9에 도시된 제 1 VPB 레벨 유지 회로의 구성을 구체적으로 도시한 도면
도 19는 도 9에 도시된 제 2 VPB 레벨 유지 회로의 구성을 구체적으로 도시한 도면
도 20a는 도 9에 도시된 선택 회로의 구체적 구성을 도시하며, 도 20b는 그 동작 파형도
도 21은 도 3에 도시된 주변 바이어스 회로의 n 채널 MOS 트랜지스터 기판 영역으로의 바이어스 전압 발생부의 구성을 개략적으로 도시한 도면
도 22는 도 21에 도시된 회로의 전원 투입시의 동작을 나타낸 파형도
도 23은 도 21에 도시된 기준 전압 발생 회로의 구성을 구체적으로 도시한 도면
도 24a는 도 21에 도시된 차동 증폭 회로의 구성을 도시하고, 도 24b는 그 동작 파형을 나타낸 도면
도 25는 도 21에 도시된 반복 신호 발생 회로의 구체적 구성을 도시한 도면
도 26은 도 21에 도시된 VNB 발생 회로의 구체적 구성을 도시한 도면
도 27은 도 21에 도시된 제 1 VNB 레벨 유지 회로의 구체적 구성을 나타낸 도면
도 28은 도 21에 도시된 제 2 VNB 레벨 유지 회로의 구체적 구성을 도시한 도면
도 29a는 도 21에 도시된 선택 회로의 구체적 구성을 도시하며, 도 29b는 그 동작 파형을 나타낸 도면
도 30a는 주변 회로의 CMOS 트랜지스터의 개략 단면 구조를 도시하며, 도 30b는 도 30a의 구성의 전기적 등가 회로를 나타낸 도면
도 31은 도 3에 도시된 어레이 바이어스 회로의 구성을 도시한 블럭도
도 32는 도 3에 도시된 어레이 바이어스 회로의 변형예의 구성을 도시한 도면
도 33은 MOS 트랜지스터의 서브 임계 전류를 설명하기 위한 도면
도 34는 종래의 반도체 기억 장치의 구성을 개략적으로 도시한 도면
도 35는 도 34에 도시된 반도체 기억 장치의 동작을 도시한 파형도
도 36은 도 34에 도시된 내부 회로의 구성 요소인 MOS 트랜지스터의 단면 구조를 개략적으로 도시한 도면
도 37은 도 34에 도시된 내부 회로에 포함되는 메모리 어레이부의 메모리 셀의 구성을 도시한 도면
도 38a는 도 37에 도시된 메모리 셀의 동작을 도시하는 파형도이며, 도 38b는 그 문제점을 설명하기 위한 도면
* 도면의 주요부분에 대한 부호의 설명
118 : 리프레시 제어 회로 122 : RAS 제어 신호 발생 회로
124 : CAS 제어 신호 발생 회로 150 : 어레이 바이어스 회로
160 : 주변 바이어스 회로 160a : 발진 회로
160b : 제어 신호 발생 회로 160c : 기준 전압 발생 회로
160d : 차동 증폭 회로 160e : 반복 신호 발생 회로
160f : VPB 발생 회로 160h : 제 1 VPB 레벨 유지 회로
160i : 제 2 VPB 레벨 유지 회로 160g : 선택 회로
400 : 반도체 기판 402, 410 : N 웰
본 발명에 따른 기억 장치는, 다수의 메모리 셀이 배치되는 메모리 셀 어레이와, 이 메모리 셀 어레이가 형성되는 기판 영역으로 일정 바이어스 전위를 공급하는 어레이 바이어스 수단과, 메모리 셀 어레이를 선택 상태로 구동하기 위한 주변 회로와, 이 주변 회로가 형성되는 기판 영역으로 바이어스 전위를 공급하기 위한 주변 바이어스 회로를 포함한다. 이 주변 바이어스 회로는, 데이타 유지 모드 지시 신호의 활성화시 주변 바이어스 회로가 공급하는 바이어스 전압의 절대값을 데이타 유지 모드 지시 신호의 비활성화시의 절대값보다도 크게 하기 위한 바이어스 제어 회로를 포함한다.
메모리 셀 어레이부로 고정적으로 일정한 바이어스 전위를 통상 모드시 및 데이타 유지 모드시 모두에 있어서 공급하고, 주변 회로가 형성되는 기판 영역으로는 데이타 유지 모드 지시 신호가 활성 상태로 되는 데이타 유지 모드시에 있어서, 데이타 유지 모드 지시 신호가 비활성 상태로 되는 통상 모드시의 바이어스 전압의 절대값보다도 큰 절대값의 바이어스 전압이 공급된다. 이에 따라, 이 주변 회로에 형성되는 트랜지스터 소자의 백 게이트 효과에 의해, 트랜지스터 소자의 임계 전압의 절대값이 크게 되어, 서브 임계 전류가 억제된다. 한편, 메모리 셀 어레이 영역의 바이어스 전위는 일정하기 때문에, 통상 모드시로부터 데이타 유지 모드시로의 이동시 및 데이타 유지 모드시로부터 통상 모드시로의 이동시에 있어서의 메모리 셀 캐패시터의 저장 노드의 전위의 변화가 억제된다.
본 발명의 또다른 장점, 특징, 관점 및 이점은 첨부된 도면을 참조하여 취해진 본 발명의 이하의 상세한 설명으로부터 명백해질 것이다.
[기본 동작 설명]
도 1은, 본 발명의 실시예에 따른 반도체 기억 장치의 기본 동작을 설명하기 위한 타이밍도이다. 이하의 설명에 있어서는, DRAM이 반도체 기억 장치의 일예로서 도시되지만, 본 발명은 데이타 유지 모드를 갖는 임의의 반도체 기억 장치에 대해 적용가능하다.
도 1에 있어서, 시각 t0에 있어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨의 상태에서, 칼럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하고, 다음에 약 10 ns(nanoseconds) 후의 시각 t1에 있어서, 로우 어드레스 스트로브 신호 /RAS가 하강하고, /CAS 비포(before) /RAS(CBR) 리프레시 모드가 설정된다. 이 CBR 리프레시 모드가 설정되면, 로우 어드레스 스트로브 신호 /RAS의 하강에 따라, 내부에서, 메모리 셀의 리프레시 동작이 실행된다.
로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS가 모두 100 |Ls(microsecons) 동안 L 레벨로 유지되면, 시각 t2에 있어서, 셀프리프레시 활성화 신호(SELF)가 활성 상태로 되어, 이 반도체 기억 장치는 데이타 유지 모드로서의 셀프리프레시 모드로 들어간다. 이 시각 t2 이전에 있어서는, 주변 회로의 p 채널 MOS(PMOS) 트랜지스터의 기판 전위는, 한쪽의 동작 전원 전압인 전원 전압 VCC 레벨로 유지되며, 또한 주변 회로의 n 채널 MOS(NMOS) 트랜지스터의 기판 전위는, 다른쪽 전원 전위인 접지 전위 0V(GND) 레벨로 유지되고 있다. 메모리 셀이 형성되는 어레이 기판 영역의 전위 VBB는, 소정의 부전위 레벨로 유지된다.
시각 t2에 있어서, 셀프리프레시 활성화 신호(SELF)가 활성화되면, 주변 회로의 PMOS 트랜지스터 및 NMOS 트랜지스터의 기판 전위가 변경된다. 이 시각 t2로부터 수십 ns 내지 수백 ns 후의 시각 t3에 있어서, PMOS 트랜지스터의 기판 전위가 전원 전위 VCC로부터 이에 따라 높은 전위 VPB로 변화하여 안정화되며, 또한 주변 NMOS 트랜지스터의 기판 전위가 접지 전위 0V로부터 부의 전위 VNB로의 변화가 완료하여 안정화된다. 이에 따라, 주변 회로의 PMOS 트랜지스터 및 NMOS 트랜지스터의 기판 전위의 절대값이 크게 되며, 이들의 임계 전압의 절대값이 크게 된다. 이에 따라, 주변 회로에 있어서의 서브 임계 전류가 억제되어, 저전력 동작이 가능하게 된다. 메모리 셀이 형성되는 어레이 기판 전위는, 이 셀프리프레시 모드에 있어서도, 일정한 바이어스 전압 VBB로 유지된다. 따라서, 메모리 셀의 저장 노드의 전위는 변화되지 않아서, 기억 전하에 따른 전위가 안정하게 유지된다.
이 셀프리프레시 모드에 있어서, 소정 기간마다 리프레시가 실행된다.
시각 t4에 있어서, 로우 어드레스 스트로브 신호 /RAS가 상승하면, 수십 ns 내지 수백 ns 후의 시각 t6에 있어서, 셀프리프레시 활성화 신호(SELF)가 비활성 상태로 되며, 이 반도체 기억 장치가, 셀프리프레시 모드로부터 통상 모드로 이동한다. 이 시각 t4로부터 시각 t5의 시간이 마련되어 있는 것은, 시각 t4에 있어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승했을 때, 내부에서 리프레시 동작이 행해지고 있을 가능성이 있으며, 이 리프레시 동작을 확실히 완료시킬 필요가 있기 때문이며, 시각 t4와 시각 t5 사이의 시간은, 최대, 리프레시의 1 동작 사이클(수백 ns)로 설정된다.
이 시각 t5에 있어서, 셀프리프레시 활성화 신호(SELF)가 비활성 상태로 되면, 주변 회로의 기판 전위가 변화되어, 주변 P(p 채널) MOS 트랜지스터의 기판 전위가 저하하기 시작하며, 주변 N(n 채널) MOS 트랜지스터의 기판 전위가 상승하기 시작한다.
시각 t5로부터 수십 ns 내지 수백 ns 경과한 시각 t6에 있어서, 주변 PMOS 트랜지스터의 기판 전위가 전위 VPB로부터 전원 전위 VCC로 변화하여 안정화되며, 한편, 주변 NMOS 트랜지스터의 기판 전위가, 전위 VNB로부터 접지 전위 0V로의 변화가 완료된다. 이에 따라, 주변 회로의 트랜지스터의 임계 전압의 절대값이 작게 되어, 고속 동작이 가능하게 된다. 메모리 셀 어레이 기판의 전위는, 변화하지 않고 일정한 바이어스 전압 VBB를 유지하고 있다.
예를 들면, 현재 일반적으로 사용되고 있는 DRAM의 전원 전압은 3.3V이며, 이와 같은 DRAM에서 사용되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 각각의 임계 전압 VTN 및 VTP의 크기는, VTN= pVTP p=0.7 V 정도이다. 한편, 휴대 기기 등의 저전력화가 요구되는 장치에 있어서는, 2.0V 정도의 전원 전압이 요구된다. 전원 전압을 2.0V로 가정했을 때, DRAM의 동작 속도의 확보 및 임계 전압의 제조 파라미터의 변동에 기인하는 변화에 대한 동작 안정도의 확보의 관점으로부터, 임계 전압의 절대값은, 전원 전압의 저하에 비례하여, 0.7 $2.0/3.3=0.42 V정도까지 작게하는 것이 소망된다. 예를 들면, 16M-DRAM을 사용한 실험에 의하면, VTN= pVTP p=0.7V의 MOS 트랜지스터를 사용하는 경우, 전원 전압이 3.3 V로부터 2.0V로 저하한 경우, 동작 속도가 약 1.5 배 지연되는 것으로 나타났다. 전원 전압에 대한 임계 전압의 영향이 큰, MOS 트랜지스터의 충방전 개시 시점은, 신호 진폭이 작게 되어도, 신호 변화의 개시 타이밍이 상대적으로 지연되기 때문이다. 또한, MOS 트랜지스터가 포화 영역에서 동작하는 경우, 드레인 전류가, 게이트 전압과 임계 전압의 절대값의 차의 2승에 비례하기 때문에, 이에 따라 충방전 전류가 작게 되어, 신호를 고속으로 변화시키는 것이 불가능하기 때문이다.
16M-DRAM을 사용한 실험에 의하면, 임계 전압의 절대값이 0.7V인 MOS 트랜지스터를 사용한 DRAM에 있어서는, 전원 전압이 3.3V에 있어서, 대기시(칩 비활성화시)의 전원 전류가 10 |LA 정도이지만, 한쪽 임계 전압의 절대값을 0.4 V까지 작게한 경우, 전원 전압이 2V일 때도, 대기시의 전원 전류가 500 |LA 정도까지 증대한다. 실제의 사용시에는, DRAM을 데이타 유지 모드인 셀프리프레시 모드로 설정하고, 내부에서 주기적으로 메모리 셀 데이타의 리프레시를 행하면서, 이 DRAM의 칩은 대기 상태로 유지된다. 따라서 리프레시가 행해지는 경우, 대기시의 전원 전류에 또한 리프레시 동작시에 소비되는 약 50 |LA 정도의 리프레시 전류가 가해진다. 일반적으로, 휴대 기기에 있어서는, 데이타 유지 모드시에 있어서, 셀프리프레시 동작을 행한 경우에서의 대기 전류는, 통상 100 |LA 정도 이하가 요구된다.
따라서, 도 1에 도시된 바와 같이, 통상 모드(셀프리프레시 활성 상태 이외의 동작시)에 있어서, 주변 회로의 MOS 트랜지스터의 기판 바이어스를 얕게 하고, 이들 주변 MOS 트랜지스터의 임계 전압의 절대값을 약 0.4 V 정도로 하며, DRAM이 데이타 유지 모드로서의 셀프 리프레시 모드로 들어갔을 때에, 그 기판 전위의 절대값을 크게 하여, 주변 MOS 트랜지스터의 임계 전압의 절대값을 약 0.7V로 크게 한다. DRAM은, 통상 동작시(데이타의 외부 판독 및 기록이 행해지는 액세스 동작시)는, 논리 게이트 1 단에 대한 지연 시간이, 500 PS(picoseconds)"<1ns 정도로 하는 고속 동작이 요구된다(고속 액세스를 실현하기 때문). 이 경우, 주변 회로의 MOS 트랜지스터의 임계 전압의 절대값을 작게 하여, 고속 동작에 대한 요구를 만족시킨다. 한편, 외부 액세스가 행해지지 않고, 데이타 유지 동작만이 행해지는 셀프 리프레시 모드시에 있어서는, 내부에서의 리프레시 주기는, 약 수백 |Ls와, 통상 동작시의 사이클 타이머(1 회의 액세스에 요구되는 시간)보다 천배 정도 길기 때문에, 주변 회로의 MOS 트랜지스터의 임계 전압의 절대값을 크게 하고, 그 회로의 지연 시간이 1.5배 정도 크게 되었어도, 아무런 문제가 생기지 않으며, 내부에서 확실히 메모리 셀 데이타의 리프레시가 실행된다. 이 리프레시 전류의 대부분은, 비트선 충방전을 위해 소비되는 전류이지만, 50 |LA+10 |LA `100 |LA이며, 충분한 데이타 유지 모드시의 전원 전류의 요구를 만족시킬 수 있다.
통상 동작시에 있어서는, 데이타의 입출력이 행해지며, 그 전원 전류값이 50"<100 mA 정도 흐르지만, 주변 MOS 트랜지스터의 임계 전압의 절대값을 작게 하여도, 그 전원 전류의 증가는 수 mA 정도이며, 이 임계 전압의 절대값의 저하에 따른 전원 전류의 증가는, 동작시의 전원 전류에 대해 미치는 영향은 매우 작다.
도 1에 도시된 바와 같이, 주변 회로의 MOS 트랜지스터의 기판 전위 변화(안정화)에 시간을 요하는 것은 이하의 이유에서이다. 주변 회로의 기판 영역(주변 회로의 MOS 트랜지스터가 형성되는 영역(웰 또는 반도체층))은, MOS 트랜지스터의 백 게이트 전극으로 되어 있으며, 따라서 기판 영역에는 비교적 큰 기생 용량이 존재한다(PN 접합 용량). 따라서, 기판 전위 변경에 수십 ns 내지 수백 ns의 시간이 요구되지만, 일반적으로, 통상 동작 모드로부터 셀프리프레시 모드로 이행시 또는 이와 역으로 셀프리프레시 모드로부터 통상 동작 모드로 이행하는 기간은 길게 되어도, 실제 사용상 아무 문제도 발생하지 않으며, 이 백 게이트 전압(기판 전위)의 변경에 요하는 시간은 문제로 되지 않는다. 통상 동작 모드로부터 셀프리프레시 모드 이행시에 있어서는, 기판 전위가 안정화된 후, 리프레시 동작을 행하도록 구성는 것이 좋으며, 또한 셀프리프레시 모드로부터 통상 모드 이행시, 동일 기판 전위가 안정화된 후 액세스를 행하는 것이 좋다.
따라서, 도 1에 도시된 바와 같이, 데이타 유지 모드인 셀프리프레시 모드시에 있어서, 주변 회로 MOS 트랜지스터의 백 게이트 전압의 절대값을 크게 하고, 그 임계 전압의 절대값을 크게 하며, 한편, 통상 동작 모드시에 있어서는, 이 주변 회로의 MOS 트랜지스터의 백 게이트 전압(기판 전위)의 절대값을 작게 하여 그 임계 전압을 작게 하므로써, 전원 전압 3.3 V의 DRAM과 동일한 정도의 동작 속도로, 보다 작은 대기시의 소비 전력을 실현할 수 있다. 한편, 메모리 셀 어레이의 기판 전위는, 고정되어 있기 때문에, 메모리 셀의 저장 노드의 전위는 변하지 않고, 판독 전압의 손실이 생기지 않아서, 정확히 리프레시 동작을 행하여, 데이타를 유지할 수 있다.
[임계 전압과 백 게이트 전압의 관계]
도 2는, NMOS 트랜지스터의 임계 전압 Vth의 백 게이트와 소스간의 전위차 VBS에 대한 변화를 개략적으로 도시한 도면이다. NMOS 트랜지스터의 임계 전압 Vth는 다음 수학식 1로 인가된다.
Figure kpo00001
수학식 1에 있어서, VBS는 소스 전위를 기준으로 하는 백 게이트 전위, K는 기판 효과 정수, |VF는 기판 표면 전위, VTH0는, VBS=0V일 때의 임계 전압이다. 이 도 2에 도시된 그래프로부터 알 수 있는 바와 같이, NMOS 트랜지스터에 있어서, 백 게이트 전압 VBS가 부의 방향으로 증가하면 임계 전압 Vth가 크게 증가한다. 다음에, 예를 들면 NMOS 트랜지스터의 게이트 영역(채널 영역)으로의 이온 주입량의 제어 등에 의해, VBS=0V일 때의 임계 전압 VTH0가 0.7 V와 0.38 V인 2 종류의 MOS 트랜지스터를 형성하고, 임계 전압 VTH0가 0.7V인 NMOS 트랜지스터의 백 게이트 전압 VBS를 0V로 하고, 임계 전압 VTH0=0.38V인 NMOS 트랜지스터의 백 게이트로는, 0V까지는 -1.4V의 전압을 인가한 경우를 가정한다. 임계 전압 VTH0가 0.7V인 NMOS 트랜지스터의 임계 전압 Vthn은, 그 백 게이트 전압 VBS가 0V이기 때문에, 항상 0.7V로 고정된다. 한편, 임계 전압 VTH0=0.38V인 NMOS 트랜지스터의 임계 전압 Vth은, 백 게이트 전압 VBS가 0V일 때에는, 0.38V로 되며, 백 게이트 전압이 -1.4V인 경우에는, 약 0.7V의 임계 전압으로 된다.
따라서, DRAM의 동작 속도를 결정하는 주변 회로의 NMOS 트랜지스터의 백 게이트 전압 VBS는, 통상 동작시에 있어서, VBS=0V, 대기시(데이타 유지 모드시, 즉 셀프리프레시 모드시)에 있어서는, VBS=-1.4V로 설정하므로써, 통상 동작시에 있어서의 고속 동작 및 대기시에 있어서의 저전력 동작을 모두 실현할 수 있다.
DRAM에 있어서, 동작 속도를 결정하는 것은, 주로 주변 회로이다. 이 NMOS 트랜지스터의 백 게이트 전압과 임계 전압의 관계는, 또한, PMOS 트랜지스터에 대해서도 성립된다. PMOS 트랜지스터의 경우에는, 백 게이트 전압이 정의 방향으로 증가하면, 그 임계 전압이 감소한다(보다 부의 값을 취함). 따라서, 주변 회로의 구성 요소인 PMOS 트랜지스터 및 NMOS의 백 게이트 전압 즉 기판 바이어스 전압을 통상 동작시보다도 데이타 유지 모드시에 그 절대값을 크게하므로써, 통상 동작시에 있어서의 고속 동작 및 데이타 유지 모드시에 있어서의 저소비 전력을 실현할 수 있다.
[셀프리프레시 모드의 설정]
전술한 바와 같이, 데이타 유지를 위해서는, 셀프리프레시 모드가 사용된다. 이하에 기술되는 바와 같이, 정보 유지 동작만이 행해질 때의 전력 소비를 될 수 있는한 작게하는 방법으로서, 셀프리프레시 모드를 사용하는 것이 유효하다. 셀프리프레시 모드는, CBR 조건에 의해 설정된다. 로우 어드레스 스트로브 신호는, DRAM의 메모리 셀 선택 동작을 지정하고, 이 DRAM의 내부가 선택 상태에 있는 기간을 결정한다. 칼럼 어드레스 스트로브 신호 /CAS는, DRAM의 열어드레스 신호의 취득 타이밍 및, 열선택 동작을 제어하는 타이밍을 인가하고, 또한, 통상 동작 모드시(통상 모드시), 외부 데이타의 기록 및 판독 타이밍을 결정하는 신호로서 사용된다.
셀프리프레시 모드에 있어서는, 리프레시 어드레스(리프레시될 행을 지정하는 어드레스)가 내장된 어드레스 카운터로부터 발생되며, 또한 리프레시 타이밍(메모리 셀 데이타의 리프레시를 행하는 타이밍)도 내장된 타이머에 의해 생성된다. 따라서, 외부의 예를 들면 DRAM 제어기로부터 주기적으로 리프레시 타이밍을 규정하기 위한 펄스 신호를 인가할 필요가 없다. 따라서, DRAM 제어기 등의 외부 리프레시 제어 회로의 전력 소비가 불필요하게 되며, 시스템 전체에서 소비 전력을 절약할 수 있다. CBR 리프레시 모드시에 있어서는, 내장된 타이머로부터의 리프레시 요구 신호에 따라 리프레시가 실행된다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정되어 있는 한, 일정한 기간(예를 들면 125 |Ls)에서 리프레시 동작이 반복된다.
[전체 구성]
도 3은, 본 발명에 따른 DRAM 전체의 구성을 개략적으로 도시하는 도면이다. 도 3에 있어서, DRAM은, 행 및 열의 매트릭스 형태로 배열되는 다이나믹형 메모리 셀을 갖는 메모리 셀 어레이(100)와, 내부 행어드레스 신호 RA를 디코딩하여 메모리 셀 어레이(100)의 대응하는 열을 선택하는 로우 디코더(102)와, 메모리 셀 어레이(100)의 선택된 행에 접속되는 메모리 셀의 데이타를 검출하여 증폭하는 센스 앰프군(104)과, 인가되는 내부 열어드레스 신호 CA를 디코딩하여 메모리 셀 어레이(100)의 대응하는 열을 선택하는 열선택 신호를 출력하는 칼럼 디코더(106)와, 칼럼 디코더(106)로부터의 열선택 신호에 따라 메모리 셀 어레이(100)의 선택된 열을 내부 데이타선(110)으로 접속하는 IO 게이트(108)를 포함한다.
센스 앰프군(104)은 메모리 셀(100)의 각 열에 대응하여 마련된 센스 앰프를 포함한다. 메모리 셀 어레이(100)의 각 열은, 통상, 1 쌍의 비트선에 의해 구성되며, 각 센스 앰프가 대응하는 비트선쌍의 전위를 차동적으로 증폭한다.
DRAM은, 또한, 외부로부터의 어드레스 신호 A와 어드레스 카운터(120)로부터의 리프레시 어드레스 REFA중 하나를 통과시키는 멀티플렉서(112)와, 멀티플렉서(112)로부터의 신호를 수신하여 내부 행어드레스 신호 RA를 발생하는 행어드레스 버퍼(114)와, 외부로부터의 어드레스 신호 A를 수신하여 내부 열어드레스 신호 CA를 생성하는 열어드레스 버퍼(116)와, 외부로부터의 로우 어드레스 스트로브 신호 /RAS와 칼럼 어드레스 스트로브 신호 /CAS를 수신하여 리프레시 모드 지시시에 리프레시에 필요한 각종 제어 신호를 발생하는 리프레시 제어 회로(118)와, 로우 어드레스 스트로브 신호 /RAS와 리프레시 제어 회로(118)로부터의 제어 신호에 따라 신호 RAS에 관련되는 회로를 제어하는 신호를 발생하는 RAS 제어 신호 발생 회로(122)와, 칼럼 어드레스 스트로브 신호 /CAS와 RAS 제어 신호 발생 회로(122) 및 리프레시 제어 회로(118)로부터의 제어 신호에 따라 신호 CAS에 관련되는 회로를 제어하는 신호를 발생하는 CAS 제어 신호 발생 회로(124)를 포함한다.
RAS 제어 신호 발생 회로(122)로부터의 제어 신호는 로우 디코더(102) 및 행어드레스 버퍼(114)로 인가되며, 양자의 동작 타이밍을 결정함과 동시에, 또한 그 경로는 도면에는 도시되어 있지 않지만 센스 앰프군(104)의 동작 타이밍도 결정한다. 신호 RAS에 관련되는 회로는, 행선택에 관련되는 회로(행어드레스 버퍼(114) 및 로우 디코더(102)) 및 센스 동작에 관련되는 회로(센스 앰프군(104))를 포함한다.
CAS 제어 신호 발생 회로(124)가 출력하는 제어 신호는, 칼럼 디코더(106) 및 열어드레스 버퍼(116)의 각각의 동작 타이밍을 결정하고, 또한 장치 외부와의 데이타의 기록 및 판독 동작 타이밍도 결정한다. CAS 제어 신호 발생 회로(124)는, 통상 동작시, RAS 제어 신호 발생 회로(122)가 내부 RAS 신호를 발생하고 있으며, 이 DRAM이 활성 상태에 있고 행선택 동작을 실행하고 있을 때에 활성 상태로 된다.
DRAM은, 또한, 리프레시 제어 회로(118)로부터의 리프레시 지시에 따라 기동되며, 소정 시간 마다 리프레시 요구 신호를 발생하는 타이머(126)와, 리프레시 제어 회로(118)의 제어하에 카운트 동작을 실행하는 어드레스 카운터(120)와, CAS 제어 신호 발생 회로(124)로부터의 제어 신호와 외부로부터의 기록 인에이블 신호 /WE에 따라 데이타 기록 타이밍을 결정하는 내부 기록 신호를 발생하는 기록 제어 회로(128)와, 기록 제어 회로(128)로부터의 내부 기록 신호에 따라, 외부로부터 인가된 기록 데이타 D로부터 내부 기록 데이타를 생성하여 메모리 셀 어레이(100)의 선택된 메모리 셀로 전송하는 입력 회로(130)와, CAS 제어 신호 발생 회로(124)로부터의 제어 신호에 따라, 메모리 셀 어레이(100)의 선택된 메모리 셀의 데이타로부터 외부 판독 데이타 Q를 생성하는 출력 신호(130)를 포함한다.
기록 제어 회로(128)는, 칼럼 어드레스 스트로브 신호 /CAS와 기록 인에이블 신호 /WE중 지연하는 쪽의 하강 타이밍에 따라 내부 기록 신호를 생성한다. 출력 회로(132)는, 칼럼 어드레스 스트로브 신호 /CAS의 하강에 따라 활성화된다.
도 3에 있어서, 어드레스 버퍼(140)는, 행어드레스 버퍼(114)와 열어드레스 버퍼(116)를 구비하고 있으며, 각각의 어드레스 취득 타이밍이 RAS 제어 신호 발생 회로(122) 및 CAS 제어 신호 발생 회로(124)로부터의 제어 신호에 의해 결정된다. 이 때, 외부 어드레스 신호 A는 행어드레스 신호와 열어드레스 신호가 멀티플렉싱하여 인가되어도 좋으며, 또한, 비멀티플렉싱 방식(nonmultiplexed form)으로 인가되어도 좋다. 또한, 입력 회로(130)와 출력 회로(132)는, 각각 개별적인 핀 단자를 통해 데이타의 입출력을 행하여도 좋으며, 또는, 공통 핀 단자를 통해 데이타의 입출력을 행하여도 좋다.
DRAM은, 또한, 항상 일정한 기판 바이어스 전위 VBB를 생성하여 메모리 셀 어레이(100)가 형성되는 기판 영역으로 인가되는 어레이 바이어스 회로(150)와, 주변 회로가 형성되는 기판 영역으로 바이어스 전위 VPBS 및 VNBS를 인가하는 주변 바이어스 회로(160)를 포함한다. 이 주변 바이어스 회로(160)는, 셀프리프레시 활성화 신호 SELF의 활성화시에는, 바이어스 전위 VPBS 및 VNBS의 절대값을 통상 동작 모드시의 절대값보다도 크게 한다. 다음에, 도 3에 도시된 DRAM의 동작에 대해 간단히 설명한다.
통상의 데이타 기록 및 판독시에 있어서, 주변 바이어스 회로(160)는 전원 전압 VCC 및 접지 전압 VSS 레벨의 바이어스 전압 VPBS 및 VNBS를 생성하여 주변 회로로 인가한다. 이 주변 회로로서는, 후에 설명하지만, 비트선 등화/프리차지 회로, 센스 앰프, 로우 디코더, 칼럼 디코더 등의 회로를 포함한다. 어레이 바이어스 회로(150)는, 항상 일정한 바이어스 전위(부의 전위)를 형성하여 메모리 셀 어레이(100)의 기판 영역으로 인가한다. 멀티플렉서(112)는, 외부 어드레스 신호 A를 행어드레스 버퍼(114)로 인가한다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, DRAM이 활성화되어 메모리 셀 사이클이 시작된다. RAS 제어 신호 발생 회로(122)는, 이 신호 /RAS의 하강에 따라 내부 제어 신호를 발생하고, 행어드레스 버퍼(114)로 인가한다.
행어드레스 버퍼(114)는, 이 인가된 제어 신호에 따라 멀티플렉서(112)를 통해 인가된 어드레스 신호 A로부터 내부 행어드레스 신호 RA를 생성하여 로우 디코더(102)로 인가한다. 로우 디코더(102)는, 이 RAS 제어 신호 발생 회로(122)로부터의 제어 신호에 따라 내부 행어드레스 신호 RA를 디코딩하여 메모리 셀 어레이(100)의 대응 행을 선택한다. 다음에, 센스 앰프군(104)이 RAS 제어 신호 발생 회로(122)로부터의 도시되지 않은 제어 신호에 의해 활성화되어, 이 선택된 행에 접속되는 메모리 셀의 데이타를 증폭하고 래치한다.
칼럼 어드레스 스트로브 신호 /CAS가 L 레벨로 하강하면, CAS 제어 신호 발생 회로(124)로의 제어하에 열어드레스 버퍼(116)가 외부 어드레스 신호 A를 취하여 내부 열어드레스 신호 CA를 발생한다. 이 칼럼 어드레스 스트로브 신호 /CAS의 하강은, 행어드레스와 열어드레스 신호가 멀티플렉싱하여 인가되는 경우에는, 신호 /RAS가 하강하는 것으로부터 소정 시간(RAS-CAS 지연 시간) 경과 후에 행해진다. 행어드레스 신호와 열어드레스 신호가 동시에 인가되는 경우에는, 이 칼럼 어드레스 스트로브 신호 /CAS는, 로우 어드레스 스트로브 신호 /RAS와 거의 동일한 타이밍에서 L 레벨로 하강한다.
칼럼 디코더(106)가, 다음에 CAS 제어 신호 발생 회로의 제어하에 활성화되어, 내부 열어드레스 신호 CA를 디코딩하여, 메모리 셀 어레이(100)의 대응 열을 선택하는 열선택 신호를 발생한다. IO 게이트(108)가, 이 열선택 신호에 따라 메모리 셀 어레이(100)의 선택된 열을 내부 디코더선(110)으로 접속한다.
데이타 기록시에 있어서는, 기록 인에이블 신호 /WE가 L 레벨인 활성 상태에 있으며, 기록 제어 회로(128)는 신호 /CAS 및 /WE가 모두 L 레벨로 되었을 때 내부 기록 신호를 발생한다. 입력 회로(130)는, 이 기록 제어 회로(128)로부터의 내부 기록 신호에 따라 외부 기록 데이타 D로부터 내부 기록 데이타를 생성한다. 이에 따라, 칼럼 디코더(106) 및 로우 디코더(102)에 의해 선택된 열 및 행의 교차부에 대응하여 배치되는 메모리 셀에 데이타가 기록된다.
데이타 판독시에 있어서는, 출력 회로(132)가 CAS 제어 신호 발생 회로(124)의 제어하에, 이 내부 데이타선(110)에 판독된 데이타로부터 외부 판독 데이타 Q를 생성하여 출력한다.
주변 바이어스 회로(160)로부터의 바이어스 전위 VPBS 및 VNBS는, 그 절대값이 작게 되어 있으며, 주변 회로의 구성 요소인 MOS 트랜지스터의 임계 전압은, 약 0.4 V 정도로 설정되어 있다. 이에 따라, 고속으로 데이타의 기록/판독이 행해진다.
셀프리프레시 동작 모드시에 있어서는, 리프레시 제어 회로(118)가 활성화된다. 리프레시 제어 회로(118)는, 신호 /RAS 및 /CAS의 상태의 조합(CBR 조건)에 따라 셀프리프레시 모드가 지정된 것을 검출하면, 멀티플렉서(112)로 변환 신호를 인가하고, 어드레스 카운터(120)를 카운트 동작 가능 상태로 설정한다. 어드레스 카운터(120)는, 통상 동작 모드시에 있어서는, 그 카운트값을 래치하고 있는 상태로 설정되어 있다. 또한, 주변 바이어스 회로(160)는, 이 리프레시 제어 회로(118)로부터의 셀프리프레시 활성화 신호 SELF의 활성화에 따라, 그 기판 바이어스 전위 VPBS 및 VNBS의 절대값을 크게한다. 어레이 바이어스 회로(150)로부터의 기판 바이어스 전위 VBB의 전위 레벨은 일정하다. 이에 따라, 주변 회로의 구성 요소인 MOS 트랜지스터의 임계 전압의 절대값이 0.7 V로 크게 된다.
리프레시 제어 회로(118)는, 타이머(126)를 기동하고, RAS 제어 신호 발생 회로(122)로 제어 신호를 인가하여 RAS 제어 신호 발생 회로(122)를 활성화한다. 이에 따라, RAS 제어 신호 발생 회로(122)로부터 제어 신호가 발생되며, 행어드레스 버퍼(114)가, 멀티플렉서(112)를 통해 어드레스 카운터(120)로부터 인가된 리프레시 어드레스 REFA로부터 내부 행어드레스 신호 RA를 생성하여 로우 디코더(102)로 인가한다. 이 로우 디코더(102)는, 이 리프레시 어드레스 REFA로부터 생성된 내부 행어드레스 신호 RA를 디코딩하여 메모리 셀 어레이(100)의 대응 행을 선택한다. 센스 앰프군(104)이 또한, RAS 제어 신호 발생 회로(122)의 제어하에 활성화되며, 이 선택된 행에 접속되는 메모리 셀의 데이타를 검출하여 증폭하고 래치한다.
CAS 제어 신호 발생 회로(124)는, 신호 /RAS가 L 레벨로 설정된 상태에서는, 리프레시 제어 회로(118)의 제어하에 그 동작이 금지된다. 이에 따라, 열어드레스 버퍼(116), 칼럼 디코더(106), 기록 제어 회로(128) 및 출력 회로(132)의 동작이 금지된다. RAS 제어 신호 발생 회로(122)로부터의 내부 제어 신호는, 리프레시 제어 회로(118)의 제어하에 소정 기간 지속할 뿐이며, 이 리프레시 기간이 종료하면, RAS 제어 신호 발생 회로(122)로부터의 제어 신호는 모두 비활성 상태로 된다. 이 동안에, 센스 앰프군(104)에 의해 검출, 증폭 및 래치되어 있던 메모리 셀의 데이타는 원래의 메모리 셀로 기록되며, 기억 데이타의 리프레시가 행해지고, DRAM은 프리차지 상태로 복귀한다.
이어, 타이머(126)가 소정 기간이 경과한 것을 검출하면, 리프레시 요구 신호를 리프레시 제어 회로(118)로 인가한다. 리프레시 제어 회로(118)는, 이 리프레시 요구 신호에 따라 RAS 제어 신호 발생 회로(122)를 다시 활성화한다. 어드레스 카운터(120)는, 먼저의 리프레시 동작의 완료시 RAS 제어 신호 발생 회로(122)로부터의 카운트 신호에 따라 그 카운트 값을 1 씩 증분(감분)한다. 따라서, 이 리프레시 사이클에 있어서, 어드레스 카운터(120)로부터 출력되는 리프레시 어드레스 REFA는 다음의 행을 지정한다. 이 리프레시 어드레스 REFA에 따라 행선택 동작 및 메모리 셀의 데이타 재기록(리프레시 동작)이 실행된다. 이후, 신호 /RAS 및 /CAS가 L 레벨일 동안, 소정 기간마다 이 리프레시 동작이 실행된다.
신호 /RAS가 H 레벨로 상승하면, 리프레시 제어 회로(118)는 타이머(126)를 리세트하여, 멀티플렉서(112)를 외부 어드레스 신호 A를 선택하는 상태로 설정하며, 어드레스 카운터(120)를 최후의 리프레시 동작 완료후 카운트값을 1 변경시킨 후 래치 상태로 설정한다. 리프레시 제어 회로(118)는, 이 신호 /RAS의 H 레벨로의 상승에 의해, 리프레시 제어 동작으로부터 해방된다.
셀프 리프레시 모드에 있어서, 내부에서 자동적으로 메모리 셀의 데이타의 리프레시가 실행된다. 이 때, 주변 바이어스 회로(160)의 바이어스 전위 VPBS 및 VNBS의 절대값은 크게 되어 있으며, 주변 회로의 서브 임계 전류가 감소된다. 어레이 바이어스 회로(150)의 바이어스 전위 VBB는 통상 동작 모드시의 전위 레벨과 동일하다. 따라서, 리프레시 동작시에 있어서는, 셀프리프레시 모드시에 있어서의 스탠바이 전류(대기 상태의 전원 전류)를 감소시키고 메모리 셀의 데이타의 판독 전압 마진의 저하를 수반하지 않고 확실히 리프레시를 행할 수 있다.
[기판 바이어스 인가의 형태]
도 4는, 본 발명에 따른 DRAM의 기판 바이어스 전위의 인가의 형태를 나타낸 도면이다. 도 4에 있어서는, 1 쌍의 비트선 BL, /BL과 1 줄의 워드선 WL에 관련된 부분의 구성을 나타낸다. 비트선쌍 BL, /BL에 대해, 이 비트선 BL 및 /BL의 전위를 중간 전위 VBL(=VCC/2)로 등화시키고, 프리차지하기 위한 프리차지/등화 회로 P/E와, 비트선 BL 및 /BL의 전위를 상보적으로 증폭시키기 위한 센스 앰프 SA가 마련된다. 워드선 WL에 대해서는, 로우 디코더(102)가 마련된다.
센스 앰프 SA는, 비트선 BL에 접속되는 한쪽 도통 단자와, 비트선 /BL에 접속되는 게이트와, 센스 앰프 활성화 신호 SAP를 수신하는 다른쪽 도통 단자를 갖는 p 채널 MOS 트랜지스터 PQ1과, 비트선 /BL에 접속되는 한쪽 도통 단자와, 비트선 BL에 접속되는 게이트와, 센스 앰프 활성화 신호 SAP를 수신하는 p 채널 MOS 트랜지스터 PQ2와, 비트선 BL에 접속되는 한쪽 도통 단자와, 비트선 /BL에 접속되는 게이트와, 센스 앰프 활성화 신호 SAN을 수신하는 다른쪽 도통 단자를 갖는 n 채널 MOS 트랜지스터 NQ1과, 비트선 /BL에 접속되는 한쪽 도통 단자와, 비트선 BL에 접속되는 게이트와, 센스 앰프 활성화 신호 SAN을 수신하는 다른쪽 도통 단자를 갖는 n 채널 MOS 트랜지스터 NQ2를 포함한다. MOS 트랜지스터 PQ1 및 PQ2의 기판 영역(백 게이트)에는, 전원 전압 VCC가 인가되며, MOS 트랜지스터 NQ1 및 NQ2의 백 게이트에는, 접지 전압 VSS가 인가된다. 센스 앰프 활성화 신호 SAP 및 SAN은 대기 상태시, 중간 전위 레벨(=VCC/2)로 유지된다.
프리차지/등화 회로 P/E는, 등화 지시 신호 EQ의 활성화에 따라 도통되며, 비트선 BL 및 /BL로 중간 전위 VBL(=VCC/2)을 전달하는 n 채널 MOS 트랜지스터 NQ3 및 NQ4와, 등화 지시 신호 EQ의 활성화시 도통되며, 비트선 BL 및 /BL을 전기적으로 단락하는 n 채널 MOS 트랜지스터 NQ5를 포함한다. 이들 MOS 트랜지스터 NQ3, NQ4 및 NQ5의 백 게이트로는, 접지 전압 VSS가 인가되며, 그 임계 전압은 고정된다.
메모리 셀은, 저장 노드 SN에 접속되는 한쪽 전극과, 셀플레이트 전위 VCP(=VCC/2)를 수신하는 다른쪽 전극을 갖는 캐패시터 MC와, 워드선 WL에 접속되는 게이트 전극과, 비트선 BL에 접속되는 한쪽 도통 노드와, 저장 노드 SN에 접속되는 다른쪽 도통 노드를 갖는 n 채널 MOS 트랜지스터 MT를 포함한다. 이 MOS 트랜지스터 MT의 백 게이트로는, 바이어스 전위 VBB가 인가된다.
로우 디코더(102)는, 내부 행어드레스 신호를 디코딩하는 AND형 디코드 회로 GA와, AND형 디코드 회로 GA의 출력 신호가 H 레벨일 때 도통되며, 승압 전압 VPP를 워드선 WL로 전달하는 n 채널 MOS 트랜지스터 NQ8과, 디코드 회로 GA의 출력 신호가 L 레벨일 때에 인버터 IV의 출력에 의해 도통되며, 워드선 WL을 접지 전위 레벨로 방전하는 n 채널 MOS 트랜지스터 NQ6를 포함한다. MOS 트랜지스터 NQ8의 게이트와 디코드 회로 GA의 사이에는, 게이트에 전원 전압 VCC를 수신하는 n 채널 MOS 트랜지스터 NQ7이 마련된다. MOS 트랜지스터 NQ6-NQ8의 백 게이트로는, 바이어스 전위 VNBS가 인가된다. 승압 전압 VPP는, 전원 전압보다도 높은 전위 레벨이며, 메모리 트랜지스터 MT의 임계 전압 손실의 영향을 없앤다.
대기 상태에 있어서, 등화 지시 신호 EQ가 H 레벨로 된다. 전원 전압 VCC가 2.0V일 때, 이 등화 지시 신호 EQ도 2.0V 레벨이다. MOS 트랜지스터 NQ3"<NQ5의 임계 전압이 0.4V로 고정되어 있어도 비트선 BL 및 /BL의 전위와 중간 전위 VBL은 동일한 1.0V이며, 비트선 전위의 등화후 MOS 트랜지스터 NQ3-NQ5에 전류가 흐르지 않는다. 센스 앰프 SA에 있어서도, 대기 상태시에는 센스 앰프 활성화 신호 SAP 및 SAN은 중간 전위 레벨이며, 비트선 BL 및 /BL의 프리차지 전위와 동일하며, MOS 트랜지스터 PQ1, PQ2, NQ1 및 NQ3에는 전류는 흐르지 않는다. 따라서, MOS 트랜지스터 NQ1, NQ2 및 PQ1, PQ2의 기판 바이어스 전위가 고정되어 있어도 리크 전류는 생기지 않는다. 이에 따라 임계 전압을 작게 하여 고속 동작이 보장된다.
메모리 셀에 있어서는, MOS 트랜지스터 MT의 백 게이트 전위는 통상 동작 모드시 및 데이타 유지 모드 동작시(셀프리프레시 모드시)에 있어서 일정한 전위 VBB이며, 그 임계 전압은 변화하지 않으며, 약 0.7 V로 유지된다. 저장 노드 SN과 비트선 BL(/BL) 사이의 리크 전류에 의한 기억 전하의 유출을 피하기 위해서, 특히 이 임계 전압은 크게 된다.
로우 디코더(102)에 있어서도, 승압 전압 VPP로부터 접지 전위 VSS로의 대기 상태시의 리크 전류를 억제하기 위해, 셀프리프레시 모드시에 있어서는, MOS 트랜지스터 NQ6-NQ8의 임계 전압도 크게 된다. 따라서, 워드선 WL의 충방전 속도가 조금 감소된다. 또한, 게이트 회로 GA의 출력 신호가 H 레벨일 때에는, 이 MOS 트랜지스터 NQ7의 임계 전압의 영향에 의해 그 전위 레벨은 저하하지만, 워드선 WL의 구동시에는 MOS 트랜지스터 NQ8의 셀프 부트스트랩 기능에 의해 게이트 전위가 상승하기 때문에, 이 MOS 트랜지스터 NQ7의 임계 전압의 증대의 영향을 수반하지 않고 확실히 MOS 트랜지스터 NQ8은 온 상태로 된다.
디코드 회로 GA에 있어서도, p 채널 MOS 트랜지스터의 백 게이트는, 바이어스 전위 VPBS를 수신하며, n 채널 MOS 트랜지스터가 바이어스 전위 VNBS를 수신한다. 따라서 단순히, 셀프리프레시 모드시에 있어서, 행선택 동작이 지연될 뿐이며, 스탠바이시에 있어서, 확실히 서브 임계 전류의 증가를 억제할 수 있다.
이 주변 회로는, 메모리 어레이를 선택 상태로 구동하는 회로를 포함하며, 또한, 도 3에 도시된 IO 게이트(108), 칼럼 디코더(106), 어드레스 버퍼(140), RAS 제어 신호 발생 회로(122) 및 CAS 제어 신호 발생 회로(124), 기록 제어 회로(128), 입력 회로(130), 출력 회로(132) 및 리프레시 제어 회로(118)를 포함한다. 다만, 센스 앰프 SA 및 비트선 등화 회로 P/E는 제외한다.
[리프레시 제어 회로의 구성]
도 5a는, 도 3에 도시된 리프레시 제어 회로(118), RAS 제어 신호 발생 회로(122) 및 CAS 제어 신호 발생 회로(124)의 구성의 일예를 도시한 도면이다. 도 5a에 있어서, 리프레시 제어 회로(118)는, 신호 /RAS 및 /CAS에 따라, 셀프리프레시 모드가 지정되었는지의 여부를 나타내는 내부 리프레시 지시 신호 CBR을 발생하는 CBR 검출 회로(1)와, CBR 검출 회로(1)로부터의 신호 CBR에 따라 세트되고 신호 /RAS의 상승에 따라 리세트되는 세트/리세트 플립플롭(2)(이하, "RS 플립플롭" 이라 칭함)과, RS 플립플롭(2)의 출력 Q에 의해 활성화되어, 신호 /RAS에 따라 원 샷(one shot)의 펄스를 발생하는 펄스 발생 회로(3)와, 타이머(126)로부터의 리프레시 요구 신호 |VREF와 펄스 발생 회로(3)의 출력 펄스 신호를 수신하는 OR 회로(4)와, OR 회로(4)의 출력 신호에 따라 원샷의 펄스 신호 PU를 발생하는 원샷 펄스 발생 회로(5)와, 내부 리프레시 지시 신호 CBR과 로우 어드레스 스트로브 신호 /RAS에 따라, 셀프리프레시 활성화 신호 SELF를 출력하는 SELF 발생 회로(6)를 포함한다.
이 SELF 발생 회로(6)는, 내부 리프레시 지시 신호 CBR이 활성 상태의 H 레벨로 되고 다음에 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 되는 것으로부터 소정 시간 경과후에 셀프리프레시 활성화 신호 SELF를 H 레벨인 활성 상태로 한다. 이 셀프리프레시 활성화 신호 SELF는, 로우 어드레스 스트로브 신호 /RAS의 상승에 따라 비활성 상태의 L 레벨로 된다.
CBR 검출 회로(1)는, 칼럼 어드레스 스트로브 신호 /CAS를 반전하는 인버터 회로(12)와, 인버터 회로(12)의 출력 신호와 로우 어드레스 스트로브 신호 /RAS를 수신하는 AND 회로(14)를 포함한다. AND 회로(14)는, 입력이 모두 H 레벨로 될 때 H 레벨의 신호를 출력한다. RS 플립플롭(2)은, 내부 리프레시 지시 신호 CBR의 H 레벨로의 상승에 따라 세트 상태로 되며, 그 출력 Q로부터 H 레벨의 신호를 출력하며, 신호 /RAS의 H 레벨로의 상승에 따라 리세트 상태로 되며, 그 출력 Q를 L 레벨로 설정한다. RS 플립플롭(2)의 출력 /Q로부터의 신호는, 멀티플렉서(112)의 선택 동작 제어 신호로서 사용된다.
OR 회로(4)는, 적어도 한쪽의 입력이 H 레벨로 되었을 때에 H 레벨의 신호를 출력한다. 원샷 펄스 발생 회로(5)는, OR 회로(4)로부터의 출력 신호의 상승에 따라 소정의 시간폭(통상, 행선택 동작 개시로부터 센스 앰프의 센스 동작 및 래치 동작 완료를 포함하는 시간폭)의 펄스 신호 PU를 발생한다.
RAS 제어 신호 발생 회로(122)는, 로우 어드레스 스트로브 신호 /RAS와 RS 플립플롭(2)의 출력 Q로부터의 신호를 수신하는 NOR 회로(20)와, NOR 회로(20)의 출력 신호와 원샷 펄스 발생 회로(5)의 출력 신호를 수신하는 OR 회로(22)와, OR 회로(22)의 출력 신호에 따라 신호 RAS에 관련되는 회로를 제어하는 신호를 발생하는 RAS계 제어 회로(24)를 포함한다. NOR 회로(20)는, 적어도 한쪽 입력이 H 레벨로 되었을 때 L 레벨의 신호를 출력한다.
CAS 제어 신호 발생 회로(124)는, 내부 리프레시 지시 신호 CBR의 활성화에 따라 세트되고 칼럼 어드레스 스트로브 신호 /CAS의 상승에 따라 리세트되는 RS 플립플롭(32)과, RS 플립플롭(32)의 출력 Q로부터의 신호 CCE와 로우 어드레스 스트로브 신호 /RAS와 칼럼 어드레스 스트로브 신호 /CAS를 수신하는 3 입력 NOR 회로(34)와, NOR 회로(34)의 출력 신호에 따라 신호 CAS에 관련되는 회로를 제어하는 신호를 발생하는 CAS계 제어 회로(36)를 포함한다. 다음에, 이 도 5a에 도시된 셀프리프레시 제어계의 동작을 셀프리프레시 동작시의 동작 파형을 도시하는 도 5b를 참조하여 설명한다.
/CAS 비포 /RAS의 타이밍에서 신호 /RAS 및 /CAS가 설정되면, CBR 검출 회로(1)로부터의 신호 CBR이 H 레벨로 상승한다. 내부 리프레시 지시 신호 CBR은, 로우 어드레스 스트로브 신호 /RAS의 하강에 따라 L 레벨로 하강한다. RS 플립플롭(2)은, 이 내부 리프레시 지시 신호 CBR의 상승에 따라 세트되며, 타이머(126)를 활성화함과 동시에, NOR 회로(20)를 통해 로우 어드레스 스트로브 신호 /RAS에 의한 행 선택 동작을 금지한다. 이 신호 CBR에 의해, 또한 SELF 발생 회로(6)가 활성 상태로 된다.
다음에, 로우 어드레스 스트로브 신호 /RAS의 하강에 따라, 펄스 발생 회로(3)의 출력 신호가 소정 기간 H 레벨로 상승하며, OR 회로(4)의 출력 신호가 H 레벨로 상승한다. 원샷 펄스 발생 회로(5)는, OR 회로(4)로부터의 출력 신호에 따라 소정 기간 H 레벨로 되는 신호 PU를 발생한다. 이에 따라, OR 회로(22)로부터 내부 RAS 신호 |VRAS가 발생되며, 이 내부 RAS 신호 |VRAS에 따라 RAS계 제어 회로(24)가 행선택 등에 관련되는 제어 동작을 실행한다. 이 때, RS 플립플롭(2)의 출력 /Q로부터의 신호가 멀티플렉서(112)로 인가되어 있으며, 멀티플렉서(112)는 그 접속 경로를 변환하여, 어드레스 카운터(120)로부터의 리프레시 어드레스를 행어드레스 버퍼로 인가하고 있다.
한편, RS 플립플롭(32)이 내부 리프레시 지시 신호 CBR에 따라 세트되어, 그 출력 Q가 H 레벨로 되며, NOR 회로(34)의 출력 신호가 L 레벨로 된다. RS 플립플롭(32)으로부터의 출력 신호 CCE가 H 레벨일 동안, NOR 회로(34)의 출력 신호인 내부 칼럼 어드레스 스트로브 신호 |VCAS는 L 레벨로 설정된다. 이에 따라, 셀프리프레시 모드시에 있어서, 칼럼 어드레스 스트로브 신호 /CAS에 있어서의 노이즈 등의 영향에 의한 잘못된 데이타의 기록 및 판독이 행해지는 것이 방지된다.
내부 리프레시 지시 신호 CBR이 활성 상태로 되며, 다음에 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 설정되어 소정 시간이 경과하면, SELF 발생 회로(6)로부터의 셀프리프레시 활성화 신호 SELF가 H 레벨인 활성 상태로 된다. 다음에, 타이머(126)가 리프레시 요구 신호 |VREF를 발생한다. 이 타이머(126)로부터의 리프레시 요구 신호 |VREF는, 셀프리프레시 활성화 신호 SELF가 H 레벨인 활성 상태로 되며, 기판 전위 VPBS 및 VNBS가 각각 소정의 전위 VPB 및 VNB로 안정하게 유지된 후에 출력된다.
이 리프레시 요구 신호 |VREF에 따라, OR 회로(4) 및 원샷 펄스 발생 회로(5) 및 OR 회로(22)를 통해 펄스 신호 PU에 대응하는 펄스폭을 갖는 내부 RAS 신호 |VRAS가 발생되어, 다시 리프레시 동작이 실행된다. 이 리프레시 동작이 완료되면, RAS계 제어 회로(24)는, 카운터(120)의 카운트값을 1씩 증분 또는 감분한다. 그 후, 소정 간격으로, 타이머(126)로부터 리프레시 요구 신호 |VREF가 발생될 때 마다 리프레시가 실행된다. 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 상승하면, RS 플립플롭(2)이 리세트되며, 그 출력 Q로부터는 L 레벨의 신호가 출력된다. 이에 따라, 타이머(126)가 리세트되며, 멀티플렉서도 외부 어드레스 신호 선택 상태로 된다. 또한, 카운터(120)도 RS 플립플롭(2)의 출력(이 경로는 도시되지 않음)에 따라 카운트값 래치 상태로 된다. 또한, SELF 발생 회로(6)가 비활성 상태로 되어, 셀프리프레시 활성화 신호 SELF가 L 레벨로 되어 비활성 상태로 된다.
신호 /RAS의 상승시에 있어서 타이머(126)로부터의 리프레시 요구 신호 |VREF에 따라 셀프리프레시가 실행되고 있는 경우가 있다. 이는, 외부에서는 셀프리프레시가 어느 단계까지 진전되고 있는지 판별할 수 없기 때문이다. 신호 /RAS가 H 레벨로 상승하여도, 내부 RAS 신호 |VRAS가 발생되어 있으면, 이 내부 RAS 신호 |VRAS에 따라 셀프리프레시가 실행된다. 이것과 기판 전압 안정화를 위해, 먼저의 도 1을 참조하여 설명한 바와 같이, 셀프리프레시 모드로부터 통상 동작 모드(통상 동작 모드)로 이행하기 위한 재신호 /RAS를 H 레벨로부터 L 레벨로 하강하는 경우에는, 셀프리프레시를 완료하기 위해서 신호 /RAS를 H 레벨로 상승하는 것으로부터, 최소한 1 사이클 기간(신호 PU의 시간폭에 상당) H 레벨의 상태를 유지하는 것이 요구된다.
RS 플립플롭(32)은, 셀프리프레시 모드시에 내부 CAS 신호 |VCAS가 발생되어 잘못된 데이타의 기록 및 판독이 행해지는 것을 방지하기 위해 마련되어 있다. 단순히, 내부 신호 |VCAS의 발생을 방지하기 위할 뿐이면, 특히 RS 플립플롭(32)을 마련할 필요는 없다. NOR 회로(34)로, 직접 RS 플립플롭(2)의 출력 신호를 인가하면 좋다. 칼럼 어드레스 스트로브 신호 /CAS에 따라 리세트되는 RS 플립플롭(32)이 마련되어 있으며, NOR 회로(34)에 칼럼 어드레스 스트로브 신호 /CAS가 인가되어 있는 것은 이하의 이유에서이다.
셀프리프레시 모드에 있어서는, 리프레시 어드레스 카운터(120)로부터 리프레시 어드레스가 발생된다. DRAM의 메모리 셀 어레이의 각 행의 메모리 셀이 정기적으로 리프레시되기 위해서는, 리프레시 어드레스 카운터가 정상으로 동작하고, 리프레시 어드레스가 주기적으로 발생될 필요가 있다. 이 리프레시 어드레스 카운터(120)가 10 비트의 카운터인 것으로 하면, 1024 사이클마다 동일한 리프레시 어드레스가 발생될 필요가 있다. 이 리프레시 어드레스 카운터가 정상으로 동작하고 있는지 아닌지를 판별하기 위한 카운터 체크를 행하기 위해, 셀프리프레시 모드로 설정하여 메모리 셀 데이타의 기록/판독을 행할 필요가 있다. 따라서, RS 플립플롭(32)이 마련되어 있다. 즉, 신호 /CAS에 의해 플립플롭(32)을 리세트하여, CAS계 회로(열선택계 회로)를 동작시키기 위해서다.
셀프 리프레시 모드에 있어서 원샷 펄스 발생 회로(5)로부터 발생되는 펄스 신호 PU는, 통상의 데이타의 기록/판독시에 필요하게 되는 사이클 시간 정도의 길이의 시간폭을 갖는다. 1 회의 리프레시만이 행해지는 CBR 리프레시(타이머를 사용하지 않고 리프레시 어드레스 카운터만을 사용하는 리프레시이며, 신호 SELF가 비활성 상태의 L 레벨일 때 행해지는 리프레시)의 경우, 신호 /RAS의 L 레벨 유지 기간은 최대 10 |Ls 정도로 설정된다. 1 개의 사이클 기간에 있어서 신호 /RAS의 활성 상태의 최대 지속 기간이 설정되는 것은, 워드선의 전위가 리크 등에 의해 저하되어, 정확한 데이타의 기록/판독(리프레시)이 행해지지 않게 되는 것을 방지하기 위해서이다.
[SELF 발생 회로의 구성]
도 6은, 도 4a에 도시되는 SELF 발생 회로(6)의 구성을 개략적으로 도시하는 도면이다. 도 6에 있어서, SELF 발생 회로(6)는, CBR 검출 회로(1)로부터의 내부 리프레시 지시 신호 CBR의 활성화에 따라 활성화되며, 로우 어드레스 스트로브 신호 /RAS의 하강을 소정 시간 지연하는 하강 지연 회로(302)와, 하강 지연 회로(302)의 출력 신호의 활성화에 따라, 셀프리프레시 활성화 신호 SELF를 출력하는 활성화 신호 발생 회로(304)를 포함한다. 이 하강 지연 회로(302)가 갖는 지연 시간에 의해, CBR 조건이 인가되는 것으로부터 셀프리프레시 모드로 들어갈때까지의 시간이 결정된다. CBR 검출회로(1)는, 도 4a에 도시된 구성을 구비한다.
도 7은, 도 6에 도시된 SELF 발생 회로(6)의 구체적 구성의 일예를 도시하는 도면이다. 도 7에 있어서, SELF 발생 회로(6)는, 내부 리프레시 지시 신호 CBR을 수신하는 세트 입력 S와, 로우 어드레스 스트로브 신호 /RAS를 수신하는 리세트 입력 R을 갖는 RS 플립플롭(350)과, 로우 어드레스 스트로브 신호 /RAS를 소정 시간 지연하는 지연 회로(352)와, RS 플립플롭(350)의 출력 Q로부터의 출력 신호와 지연 회로(352)의 출력 신호와 로우 어드레스 스트로브 신호 /RAS를 수신하는 게이트 회로(354)를 포함한다.
RS 플립플롭(350)은, 내부 리프레시 지시 신호 CBR의 활성화에 따라 세트되어 H 레벨의 신호를 출력 Q로부터 출력하고, 로우 어드레스 스트로브 신호 /RAS의 상승에 따라 리세트되어, 그 출력 Q로부터의 출력 신호를 L 레벨인 비활성 상태로 한다. 지연 회로(352)는, 예를 들면 100 |Ls의 지연 시간을 가지며, CBR 조건이 인가되는 것으로부터 셀프리프레시 모드로 들어갈때까지의 시간을 결정한다. 게이트 회로(354)는, RS 플립플롭(350)의 출력 신호가 H 레벨이며, 지연 회로(352)의 출력 신호와 로우 어드레스 스트로브 신호 /RAS가 모두 L 레벨일 때에, 셀프리프레시 활성화 신호 SELF를 H 레벨인 활성 상태로 한다. 다음에, 이 도 7에 도시된 SELF 발생 회로의 동작을 도 8에 도시된 동작 파형도를 참조하여 설명한다.
CBR 조건이 만족되면, 내부 리프레시 지시 신호 CBR이 H 레벨로 되며, RS 플립플롭(350)은 세트되며, 그 출력 신호 Q는 H 레벨로 된다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 내부 리프레시 지시 신호 CBR이 L 레벨로 된다. 이 때 계속해서 지연 회로(352)의 출력 신호는 H 레벨을 유지하고 있으며, 셀프리프레시 활성화 신호 SELF는 L 레벨에 있다. 지연 회로(352)가 갖는 지연 시간(100 |Ls)이 경과하면, 지연 회로(352)의 출력 신호가 L 레벨로 되며, 게이트 회로(354)로부터의 셀프리프레시 활성화 신호 SELF가 H 레벨인 활성화 상태로 된다. 이에 따라, DRAM은, 셀프리프레시 모드로 들어간다.
로우 어드레스 스트로브 신호 /RAS가 H 레벨로 되면, RS 플립플롭(350)이 리세트되며, 출력 Q로부터의 출력 신호가 L 레벨로 된다. 이에 따라, 게이트 회로(354)의 셀프리프레시 활성화 신호 SELF가 L 레벨인 비활성 상태로 된다.
또, 셀프리프레시 활성화 신호 SELF에 따라, 주변 회로의 기판 영역의 바이어스 전위의 전위 레벨이 변환된다. 이 셀프리프레시 활성화 신호 SELF의 활성 상태로부터 비활성 상태로의 이행시에, 내부에서 셀프리프레시가 행해지고 있을 가능성이 있다. 이 셀프리프레시 동작시에 기판 전위가 변화하는 것을 방지하기 위해서는, 셀프리프레시 활성화 신호 SELF의 비활성화로의 이행을 1 동작 사이클(리프레시시에 행해지는 동작 기간) 지연시키면 좋다. 이 지연 시간은, 지연 회로(352)가 갖는 지연 시간(100 |Ls)보다도 충분히 작은 값이며, 셀프리프레시 모드로 들어가는 타이밍에 대한 악영향은 아무것도 생기지 않는다.
[주변 바이어스 회로의 구성]
도 9는, 도 3에 도시된 주변 바이어스 회로의 VPNBS 발생부의 구성을 개략적으로 도시하는 블럭도이다. 도 9에 있어서, 주변 바이어스 회로(160)는, 전원 전압 VCC와 접지 전압을 양동작 전원 전압으로서 소정의 주기의 반복 신호(클럭 신호) |V를 출력하는 발진 회로(160a)와, 이 반복 신호 |V에 따라, 활성 기간이 서로 중첩되지 않는 2 상(相)의 제어 신호 /|VP 및 |VS를 출력하는 제어 신호 발생 회로(160b)와, 반복 신호 |V에 따라 차지펌프 동작을 행하여 기준 전압 VrefP를 생성하는 기준 전압 발생 회로(160c)와, 제어 신호 /|VP 및 |VS에 따라 프리차지 동작 및 비교 동작이 활성화되며, 비교 동작 활성화시, 기준 전압 VrefP와 출력 노드(161)상의 바이어스 전압 VPB를 비교하는 차동 증폭 회로(160d)와, 차동 증폭 회로(160d)로부터의 출력 신호 PBE에 따라 활성화되며, 소정의 기간을 갖는 반복 신호 |VF를 출력하는 반복 신호 발생 회로(160e)와, 반복 신호 |VF에 따라 차지펌프 동작을 행하여 바이어스 전압 VPB를 생성하는 VBP 발생 회로(160f)와, 셀프리프레시 활성화 신호 SELF에 따라, 바이어스 전압 VPB 및 전원 전압 VCC의 한쪽을 선택하여 주변 회로의 PMOS 트랜지스터 형성 영역의 기판으로 기판 바이어스 전압 VPBS를 전달하는 선택 회로(160g)를 포함한다.
발진 회로(160a)는, 전원 전압 VCC 투입후 발진 동작을 행한다. 이 클럭 신호로서의 반복 신호 |V는, 차동 증폭 회로(160d)에 있어서의 비교 동작 타이밍을 결정하는 기본 신호이며, 데이타 유지 모드(셀프리프레시 모드)시에 있어서, 바이어스 전압 VPB의 전압 레벨을 일정 레벨로 유지하기 위해 사용될 뿐이며, 고속성은 필요하지 않으며, 이 반복 신호 |V의 주기는, 통상, 수 |Ls 내지 수십 |Ls 정도로 설정된다. 기준 전압 발생 회로(160c)도 이 반복 신호 |V에 따라 차지펌프 동작을 행하여 기준 전압 VrefP를 생성하지만, 이 기준 전압 VrefP는, 차동 증폭 회로(160d)의 차동 비교단의 MOS 트랜지스터의 게이트로 공급될 뿐이며, 큰 부하는 존재하지 않기 때문에, 비교적 저속의 반복 신호 |V를 사용하여도, 충분히 고속으로 기준 전압 VrefP를 안정화시킬 수 있다.
한편, 반복 신호 발생 회로(160e)로부터의 반복 신호 |VF는, 바이어스 전압 VPB를 고속으로 안정화시킬 필요가 있으며, 선택 회로(160g)에 의해 이 바이어스 VPB가 선택되었을 때, 큰 부하 용량을 구동할 필요가 있기 때문에, 반복 신호 |VF는, 주기가, 약 100 ns 정도로 설정된다.
주변 바이어스 회로(160)는, 반복 신호 |V에 따라 차지펌프 동작을 행하여, 바이어스 전압 VPB의 전압 레벨을 유지하는 제 1 VPB 레벨 유지 회로(160h)와, 셀프리프레시 모드시에 생성되는 내부 RAS 신호에 상당하는 펄스 신호 PU에 따라 차지펌프 동작을 행하여, 출력 노드(161)로 전하를 공급하고, 바이어스 전압 VPB의 전압 레벨을 유지하는 제 2 VPB 레벨 유지 회로(160i)를 포함한다. VPB 레벨 유지 회로(160h)는, DRAM의 대기 상태에 있어서의 리크 전류에 의한 바이어스 전압 VPB의 레벨 저하를 보상하기 위해 마련되며, VPB 발생 회로(160f)보다도 충분히 작은 전하 공급력을 가지고 있다.
VPB 레벨 유지 회로(160i)는, DRAM에 있어서 리프레시 동작이 행해져, 기판 전류가 생기며, 이 기판의 핫 캐리어 전류에 의해 바이어스 전압 VPB(VPBS)가 저하하는 것을 방지하기 위해, VPB 레벨 유지 회로(160h)에 비해 충분히 큰 전하 공급력을 가지고 있다.
회로(160b"<160i)는, 모두, 전원 전압 VCC 및 접지 전압을 한쪽 및 다른쪽 동작 전원 전압으로서 동작한다.
이 도 9에 도시되는 구성을 이용하므로써, 후에 상세히 설명하는 바와 같이, 전원 전압 VCC의 투입시 및 변동시에 있어서, 바이어스 전압 VPB의 전압 레벨을 소정 레벨로 소정 시간내에 저소비 전력으로 설정할 수 있다. 또한, VPB 레벨 유지 회로(160h, 160i)를 설정하므로써, 큰 전하 공급력을 갖는 VPB 발생 회로(160f)의 동작 기간을 단축할 수 있으며, 바이어스 전압 VPB를 발생하기 위해 필요한 소비 전력을 감소시킬 수 있다. 또한, 이 도 9에 도시된 회로(160a"<160g)에 있어서, 고속 동작성은 요구되지 않기 때문에, 후에 설명하는 바와 같이 일부를 제외하여 임계 전압의 절대값이 큰 MOS 트랜지스터가 사용된다. 다음에, 이 도 9에 도시되는 주변 바이어스 회로의 전원 투입시에 있어서의 동작을, 그 동작 파형도인 도 10을 참조하여 설명한다.
시각 t0에 있어서, 전원이 투입되어, 전원 전압 VCC의 전압 레벨이 상승한다. 이 전원 전압 VCC의 상승에 따라, 발진 회로(160a)가 동작하며, 이 전원 전압 VCC의 상승에 따라 진폭이 상승하는 반복 신호 |V가 생성된다(후에 설명하는 바와같이 발진 회로(160a)는, 전원 전압 VCC가 투입되면 발진 동작을 행한다). 반복 신호 |V에 따라, 기준 전압 발생 회로(160c)가 차지펌프 동작을 행하여, 기준 전압 VrefP를 생성한다. 이 기준 전압 VrefP는, 차동 증폭 회로(160d)의 비교단의 MOS 트랜지스터의 게이트 용량을 구동할 뿐이며, 기준 전압 VrefP는, 빠른 타이밍으로, 소정의 전압 레벨에 도달한다. 차동 증폭 회로(160d)는, 제어 신호 발생 회로(160b)로부터의 제어 신호 /|VP 및 /|VS에 따라 바이어스 전압 VPB와 기준 전압 VrefP를 비교한다. 초기 상태에 있어서는, 기준 전압 VrefP의 전압 레벨은 바이어스 전압 VPB보다도 높기 때문이다(출력 노드(161)의 부하 용량은 크다(후에 설명하는 바와 같이 안정화 용량이 마련되어 있다)). 차동 증폭 회로(160d)로부터의 신호 PBE가 활성 상태의 H 레벨로 된다. 이 신호 PBE의 H 레벨은, 전원 전압 VCC의 상승에 따라 상승한다. 반복 신호 발생 회로(160e)가, 이 신호 PBE에 따라 활성화되어, 반복 신호 |VF를 출력한다. 이 반복 신호 |VF의 주기는, 약 100 ns 정도로 단축되어 있으며, VPB 발생 회로(160f)는, 이 반복 신호 |VF에 따라 고속으로 차지펌프 동작을 행하여 출력 노드(161)로 전하를 공급하여, 바이어스 전압 VPB의 전압 레벨을 상승시킨다.
시각 t1에 있어서, 바이어스 전압 VPB의 전압 레벨이 기준 전압 VrefP로 동일하게 되면, 차동 증폭 회로(160d)로부터의 신호 PBE가 L 레벨로 되며, 반복 신호 발생 회로(160e)는, 반복 신호 |VF의 발생 동작을 정지시킨다. 따라서, VPB 발생 회로(160f)의 차지펌프 동작이 정지되며, 출력 노드(161)로의 전하의 공급이 정지된다.
이 시각 t1 이후는, 발진 회로(160a)가 발진 동작을 행하고 있을 뿐이며, 주변 바이어스 회로의 소비 전력으로서는, VPB 레벨 유지 회로(160h)가 리크 전류를 보상하기 위해 전하를 공급하는 것에 사용하는 전류뿐이다. 이 리크 전류는 수 nA 정도로 매우 작기 때문에, 이 VPB 레벨 유지 회로(160h)가 소비하는 전류는 매우 작다. 따라서, 전원 투입시에만 비교적 고속 동작을 행하는 소비 전력이 큰 회로(160e, 160f)를 소정 기간만 동작시킬 뿐이며, 이 주변 바이어스 회로(160)의 소비 전력은 충분히 작게 된다.
제 2 VPB 레벨 유지 회로(160i)는, DRAM이 데이타 유지 모드(셀프리프레시 모드)로 들어가서, 리프레시 동작을 행하였을 때 기판에 흐르는 핫 캐리어 전류에 의해 저하되는 바이어스 전압 VPB의 레벨을 상승시키기 위해 동작한다. 따라서, 비교적, 이 제 2 VPB 레벨 유지 회로(160i)의 소비 전력은 크지만, 셀프리프레시 모드에 있어서, 내부 RAS 신호(펄스 신호 PU)가 출력되는 것은, 리프레시 동작시만이며, 그 리프레시 주기는 충분히 길어서(수백 |Ls 정도), 데이타 유지 모드시에 있어서의 이 제 2 VPB 레벨 유지 회로(160i)의 소비 전력(평균 소비 전력)은 충분히 작게 된다.
또한, 차동 증폭 회로(160d)에 있어서, 2 상의 활성 기간이 서로 중첩되지 않는 제어 신호 /|VP 및 |VS를 사용하는 것은, 후에 상세히 설명하는 바와 같이 비교 노드의 프리차지 동작이 확실히 완료한 후에 비교 노드에 나타나는 미소 전위차를 안정하게 증폭하기 위해서이다. 다음에, 각부분의 구성에 대해 설명한다.
[발진 회로]
도 11은, 도 9에 도시되는 발진 회로(160a)의 구성을 도시하는 도면이다. 도 11에 있어서, 발진 회로(160a)는, 전원 전압 VCC 및 접지 전압을 양(兩)동작 전원 전압으로하여 동작하고, 소정의 기간에서 발진 동작을 행하는 링 오실레이터(160aa)와, 링 오실레이터(160aa)의 출력 신호를 반전하고 버퍼 처리하여 출력하는 구동 회로(160ab)를 포함한다. 링 오실레이터(160aa)는, 일예로서, 5 단의 종렬 접속되는 CMOS 인버터를 포함한다. CMOS 인버터는, p 채널 MOS 트랜지스터 P1-i(i=1"<5)와, n 채널 MOS 트랜지스터 N1-i로 구성된다. p 채널 MOS 트랜지스터 P1-1"<P1-5의 백 게이트는 대응 소스(전원 전압 VCC 인가 노드 : 이하, 전원 노드로 칭함)에 접속되며, n 채널 MOS 트랜지스터 N1-1"<N1-5의 백 게이트는, 소스(접지 전압 인가 노드 : 이하, 접지 노드로 칭함)에 접속된다.
이들 MOS 트랜지스터의 백 게이트와 소스를 상호 접속하므로써, 백 게이트 효과의 영향을 없애고, 임계 전압을 일정 값으로 유지한다. 최종단의 CMOS 인버터(MOS 트랜지스터 P1-5 및 N1-5의 출력 신호는 초단의 CMOS 인버터(MOS 트랜지스터 P1-1, N1-1의 게이트로 인가된다. 이 링 오실레이터(160aa)의 주기는, 약 10 |LS 정도로 설정되어 있으며, 고속 동작성은 요구되지 않으며, MOS 트랜지스터(P1-1"<P1-5, N1-1"<N1-5)의 임계 전압의 절대값은 크게 되어 있다(약 0.7V). 또한, 이들 MOS 트랜지스터는, 큰 부하를 구동할 필요가 없으며, 전류 구동력은 작게 되며, 링 오실레이터(160a)의 소비 전류 감소가 도모된다.
구동 회로(160ab)는, CMOS 인버터를 구성하는 p 채널 MOS 트랜지스터 P1-6 및 n 채널 MOS 트랜지스터 N1-6를 포함한다. p 채널 MOS 트랜지스터 P1-6의 백 게이트는, 전원 전압 VCC를 수신하도록 소스에 접속되며, 또한 n 채널 MOS 트랜지스터 N1-6의 백 게이트도, MOS 트랜지스터 N1-6의 소스에 접속되어 접지 전압을 수신한다. 구동 회로(160ab)는, 도 9에 도시된 바와 같이, 기준 전압 발생 회로(160c), 제어 신호 발생 회로(160b) 및 VPB 레벨 유지 회로(160h)로 반복 신호 |V를 인가하며, 이들 회로를 구동할 필요가 있다. 따라서, 비교적 큰 전류 구동력을 갖고 있으며, 이들 게이트폭(채널폭) W는 비교적 크게 된다. 임계 전압은, 링 오실레이터(160aa)에 포함되는 MOS 트랜지스터의 임계 전압과 같은 정도이다. 다음에 동작에 대해 간단히 설명한다.
전원 전압 VCC가 투입되어, 전원 전압 VCC가, 링 오실레이터(160aa)에 포함되는 MOS 트랜지스터의 임계 전압의 절대값보다도 높게 되며, 링 오실레이터(160aa)가 동작하여(발진하고), 반복 신호를 생성한다. 이 링 오실레이터(160aa)로부터의 반복 신호에 따라 구동 회로(160ab)는, 반복 신호 |V를 출력한다. 반복 신호 |V의 진폭은, 전원 전압 VCC의 상승에 따라 순차 증가한다(CMOS 인버터의 동작 전원 전압에 의해, 반복 신호 |V의 진폭이 결정되기 때문이다). 이 링 오실레이터(160aa)의 주기는, 약 10 |Ls 정도로 비교적 저속이며, CMOS 인버터의 스위칭 동작시에 있어서만 관통 전류가 흘러 전류가 소비된다. 임계 전압의 절대값은 크게 되어 있기 때문에, 이들 CMOS 인버터의 출력 신호의 확정시에 있어서, 서브 임계 전류는 매우 작다. 따라서, 이 발진 회로(160a)는, 전원 투입후 상시 동작하고 있는 경우에 있어서도, 저소비 전력으로 안정하게 동작하여, 반복 신호 |V를 출력한다.
[기준 전압 발생 회로의 구성]
도 12는, 도 9에 도시된 기준 전압 발생 회로(160c)의 구성을 도시하는 도면이다. 도 12에 있어서, 기준 전압 발생 회로(160c)는, 전원 노드 VCC와 노드 NC의 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N2-1와, 노드 NC와 노드 ND의 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N2-2와, 노드 ND와 출력 노드 NE와의 사이에 순방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P2-1와, 노드 NE와 전원 노드 VCC의 사이에 순방향으로 다이오드 접속되며 서로 직렬로 접속되는 p 채널 MOS 트랜지스터 P2-2 및 P2-3와, 노드 NA에 인가되는 반복 신호 |V에 따라 노드 NC로 전하를 공급하는 차지펌프 캐패시터 C2-1과, 노드 NB로 인가되는 반복 신호 |V의 반전 신호 /|V에 따라 전하를 노드 ND로 공급하는 차지펌프 캐패시터 C2-2와, 노드 NE로부터의 기준 전압 VrefP의 전압 레벨을 안정화하기 위한 안정화 용량 C2-3을 포함한다.
p 채널 MOS 트랜지스터(P2-1"<P2-3)의 백 게이트는 각각의 소스(고전위측의 노드)에 접속된다. n 채널 MOS 트랜지스터 N2-1 및 N2-2의 백 게이트는 접지 전압을 수신하도록 결합된다. n 채널 MOS 트랜지스터 N2-1 및 N2-2를 사용하고 있는 것은 이하의 이유에서이다.
노드 NC 및 노드 ND의 전위 상승시에 있어서 p 채널 MOS 트랜지스터를 사용한 경우, P+영역(소스/드레인)과 기판 영역이 순방향으로 바이어스되어, 기판으로 전류가 흐른다. 이 P/N 접합의 순방향 바이어스를 피하기 위해서, n 채널 MOS 트랜지스터 N2-1 및 N2-2가 사용되며, 백 게이트가, 그 N+영역의 전압 레벨보다도 낮은 접지 전압을 수신하도록 결합된다. n 채널 MOS 트랜지스터 N2-1 및 N2-2는, 백 게이트 효과에 의해, 그 임계 전압이 크게 된다. 이 경우, 전원 전압 VCC가 변동했을 때, 필요한 레벨의 기준 전압 VrefP를 확보할 수 없을 가능성이 있기 때문에, 임계 전압이 작은 MOS 트랜지스터가, n 채널 MOS 트랜지스터 N2-1 및 N2-2로서 사용된다. p 채널 MOS 트랜지스터 P2-1"<P2-3의 임계 전압은 약 0.7V로 크게 된다. p 채널 MOS 트랜지스터 P2-1"<P2-3는, 그 소스 전위는, 드레인 전위보다도 항상 높기 때문에, 백 게이트와 소스가 상호 접속되어, 기판 바이어스 효과를 없애고, 임계 전압을 일정한 전압 레벨로 유지한다. 다음에 동작에 대해 간단히 설명한다.
MOS 트랜지스터 N2-1는, 도통시 노드 NC로 VCC-VTN1의 전압을 전달한다. 여기서, VTN1은, MOS 트랜지스터 N2-1의 임계 전압을 나타낸다. 이 상태에서, 이 반복 신호 |V가 H 레벨로 상승하면, 차지펌프 캐패시터 C2-1의 차지펌프 동작에 의해, 노드 NC의 전위가, 2 $VCC-VTN1의 전압 레벨까지 상승한다. 이 때, 반복 신호 /|V는 L 레벨로 하강하기 때문에, 노드 ND의 전위가 저하하며, MOS 트랜지스터 N2-2가 도통되고, 노드 ND의 전위 레벨은 2 $VCC-VTN1-VTN2의 전압 레벨까지 상승한다. 노드 ND와 노드 NE의 전위차가, pVTP p 이하이면, MOS 트랜지스터 P2-1는 오프 상태로 된다. 이 상태에 있어서, 반복 신호 /|V가 H 레벨로 상승하면, 노드 ND의 전위는 3 $VCC-VTN1-VTN2로 상승하며, MOS 트랜지스터 P2-1가 도통하여, 노드 NE의 전위가, 3 $VCC-VTN1-VTN2- pVTHP p의 전압 레벨로 된다. 여기서, VTP는, MOS 트랜지스터 P2-1의 임계 전압을 나타낸다. 즉, 정상 상태에 있어서는, 노드 NC의 전압 V(NC)는, VCC-VTN1과 2 $VCC-VTN1의 사이에서 변화한다. 노드 ND의 전압 V(ND)는, 2 $VCC-VTN1-VTN2와 3 $VCC-VTN1-VTN2의 사이에서 변화한다. 따라서, 기준 전압 VrefP는, 3 $VCC-VTN1-VTN2- pVTP p의 전압 레벨까지 상승가능하다. 그러나, MOS 트랜지스터 P2-2 및 P2-3에 의해, 노드 NE로 MOS 트랜지스터 P2-1로부터 공급된 전하가 전원 노드 VCC로 바이패스되며, 노드 NE로부터의 기준 전압 VrefP는, VCC+2 pVTP p의 전압 레벨로 고정된다.
여기서, p 채널 MOS 트랜지스터 P2-1"<P2-3의 임계 전압은 모두 동일하다. MOS 트랜지스터 P2-2, P2-3는, 임계 전압의 절대값이 크며, 또한 그 백 게이트가 소스에 접속되어 있으며, 임계 전압 VTP가, 0.7(V)로 일정하며, 따라서 기준 전압 VrefP는, 전원 전압 VCC보다도 1.4(V) 높은 전압 레벨로 된다. 이 노드 NE의 기준 전압 VrefP는, 안정화 용량 C2-3에 의해 안정하게 유지되며, 노이즈 등이 생겨도, 안정하게 소정의 전압 레벨의 기준 전압 VrefP가 출력된다. 다음에, 기준 전압 VrefP의 전압 레벨을 도출한다.
n 채널 MOS 트랜지스터 N2-1, N2-2는, 백 게이트가 접지되어 있기 때문에, 백 게이트 바이어스 효과가 나타난다. 노드 NC의 전압 V(NC)은, 다음식으로 나타난다.
Figure kpo00002
pVTH0 p=0.38(V), pK p=0.5(
Figure kpo00003
), p2 $|VF p=0.6(V), VCC=2.0(V)로 가정하면, VTN1=0.7(V)로 된다. 다음에, 반복 신호 |V에 의해 노드 NC를 승압시켰을 때의 노드 ND의 전압 V(ND)는, 다음식으로 인가된다. 여기서, 노드 NC의 MOS 트랜지스터 N2-1의 임계 전압을 고려하고 있지 않는 것은, 이 상태에서는, MOS 트랜지스터 N2-1은 비도통 상태이며, 노드 NC로의 전하 공급은 행해지지 않기 때문이다. 노드 NC 승압시에 있어서, MOS 트랜지스터 N2-2의 임계 전압을 고려하는 것은, MOS 트랜지스터 N2-2가 도통되어, 노드 NC로부터 노드 ND로 전하를 공급하기 위해서다.
Figure kpo00004
전술한, MOS 트랜지스터 N2-1의 임계 전압 VTN1을 도출한 조건을 사용하면, VTN2=0.86(V)로 된다. 또한, 노드 ND를, 반복 신호 /|V에 의해 상승시켰을 때의 출력 노드 NE의 전압 V(NE)는, p 채널 MOS 트랜지스터 P2-1의 임계 전압을 VTP로 하여 다음식으로 인가된다.
Figure kpo00005
VCC=2.0(V), VTN1=0.7(V), VTN2=0.86(V) 및 pVTP p=0.7(V)로 하면, V(NE)=3 $2-0.7-0.86-0.7=3.74(V)로 된다. 즉, 기준 전압 VrefP는, 3.74V까지 상승할 수 있다. p 채널 MOS 트랜지스터 P2-2 및 P2-3에 의해 노드 NE의 전압 레벨은, VCC+2 pVTP p=2+1.4=3.4(V)의 전압 레벨로 클램프된다. MOS 트랜지스터 N2-1, N2-2, P2-2 및 캐패시터 C2-1, C2-2에 의한 차지펌프 회로가 출력될 수 있는 전압(3.74(V))은, 기준 전압 VrefP에 필요한 전압(3.4(V))보다도 높은 전압 레벨이며, 따라서, 충분히 필요한 전압 레벨인 기준 전압 VrefP를 생성하는 것이 가능하다.
전술한 바와 같이, 임계 전압의 절대값이 큰 p 채널 MOS 트랜지스터를 사용하고, 임계 전압이 작은 n 채널 MOS 트랜지스터를 사용하므로써, 저소비 전력으로, 안정하게 소정의 전압 레벨인 기준 전압 VrefP를 생성할 수 있다.
[제어 신호 발생 회로의 구성]
도 13a는, 도 9에 도시된 제어 신호 발생 회로(160b)의 구성을 도시하는 도면이다. 도 13a에 있어서, 제어 신호 발생 회로(160b)는, 반복 신호 |V를 수신하는 3 단의 종속 접속된 인버터 I3-1"<I3-3와, 반복 신호 |V와 인버터 I3-3의 출력 신호를 수신하는 NAND 회로 G3-1를 포함한다. NAND 회로 G3-1로부터 제어 신호 /|VP가 출력된다.
이 제어 신호 발생 회로(160b)는, 또한, 반복 신호 |V를 수신하는 5 단의 종속 접속되는 인버터 I3-4, I3-5, I3-6, I3-7, I3-8와, 반복 신호 |V와 인버터 I3-8의 출력 신호를 수신하는 NAND 회로 G3-2를 포함한다. NAND 회로 G3-2로부터 제어 신호 |VS가 출력된다.
이 제어 신호 발생 회로(160b)는, 소위 원샷 펄스 발생 회로의 구성을 구비하고 있으며, 인버터 I3-1"<I3-3가, 제어 신호 /|VP의 활성 기간을 결정하고, 또한 인버터 I3-4"<I3-8가, 제어 신호 |VS의 L 레벨의 기간을 결정하고 있다. 인버터 I3-1"<I3-3 및 인버터 I3-4"<I3-8는, 각각 지연 회로의 기능을 가지고 있으며, 인버터 I3-4"<I3-8가 갖는 지연 시간은, 인버터 I3-1"<I3-3가 인가하는 지연 시간보다도 크게 되어 있다. 다음에, 이 도 13a에 도시되는 제어 신호 발생 회로(160b)의 동작을, 그 동작 파형도인 도 13b를 참조하여, 설명한다.
시각 t0 이전에 있어서, 반복 신호 |V가 L 레벨일 때는, 제어 신호 /|VP 및 |VS는 모두 H 레벨에 있다. 또한, 노드 NF의 전위는, 인버터 I3-1"<I3-3에 의해, H 레벨에 있다.
시각 t0에 있어서, 반복 신호 |V가 L 레벨로부터 H 레벨로 상승하여도, 인버터 I3-3, I3-8의 출력 신호는 아직 H 레벨이기 때문에, NAND 회로 G3-1, G3-2로부터의 제어 신호 /|VP 및 |VS는 L 레벨로 된다.
인버터 I3-1"<I3-3가 갖는 지연 시간기 경과하면, 노드 NF의 전위가 L 레벨로 저하하며, NAND 회로 G3-1로부터 출력되는 제어 신호 /|VP가 H 레벨로 상승한다(시각 t1). 이 때 아직 인버터 I3-8의 출력 신호는 H 레벨이며, 제어 신호 |VS는 계속해서 L 레벨에 있다.
인버터 I3-4"<I3-8가 갖는 지연 시간이 경과하면, 시각 t2에 있어서, 인버터 I3-8의 출력 신호가 L 레벨로 하강하여, 이에 따라 NAND 회로 G3-2로부터 출력되는 제어 신호 |VS가 H 레벨로 상승한다. 제어 신호 /|VP가 L 레벨인 기간보다도 제어 신호 |VS가 L 레벨인 기간이 길게 되어 있는 것은, 후에 설명하는 차동 증폭 회로에 있어서의 차동 증폭 조작을 안정하게 행하기 때문이다. 여기서, 제어 신호 /|VP는 L 레벨일 때 활성 상태로 되며, 또한 제어 신호 |VS는 H 레벨일 때 활성 상태로 된다.
[차동 증폭 회로의 구성]
도 14는, 도 9에 도시된 차동 증폭 회로(160d)의 구성을 도시하는 도면이다. 도 14에 있어서, 차동 증폭 회로(160d)는, 전원 노드 VCC와 노드 NG 사이에 접속되며, 제어 신호 /|VP에 따라 도통되는 p 채널 MOS 트랜지스터 P4-1와, 전원 노드 VCC와 노드 NH의 사이에 접속되며, 제어 신호 /|VP에 따라 도통되어, 노드 NH를 전원 전압 VCC 레벨로 충전하는 p 채널 MOS 트랜지스터 P4-2와, 노드 NG와 노드 NI 사이에 접속되며, 그 게이트가 노드 NH에 접속되는 n 채널 MOS 트랜지스터 N4-1와, 노드 NH와 노드 NI의 사이에 접속되며, 그 게이트가 노드 NG에 접속되는 n 채널 MOS 트랜지스터 N4-2와, 전원 노드 VCC와 노드 NG의 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터 N4-3 및 p 채널 MOS 트랜지스터 P4-3와, 전원 노드 VCC와 노드 NH 사이에 직렬로 접속되는 n 채널 MOS 트랜지스터 N4-4 및 p 채널 MOS 트랜지스터 P4-4와, 노드 NG상의 전위를 반전하여 MOS 트랜지스터 P4-3의 게이트로 인가하는 인버터(I4-1)와, 인버터 NH 상의 전위를 반전하여 p 채널 MOS 트랜지스터 P4-4의 게이트로 인가하는 인버터 I4-2와, 노드 NI와 접지 노드 사이에 접속되고 그 게이트에 제어 신호 |VS를 수신하는 n 채널 MOS 트랜지스터 N4-5를 포함한다.
이들 MOS 트랜지스터 P4-1"<P4-4, N4-1"<N4-5의 각각의 백 게이트는, 각각의 소스에 접속된다. n 채널 MOS 트랜지스터 N4-3의 게이트로 기준 전압 VrefP가 인가되며, n 채널 MOS 트랜지스터 N4-4의 게이트로 바이어스 전압 VPB가 인가된다.
MOS 트랜지스터 P4-1, P4-2는, 노드 NG 및 NH를, 전원 전압 VCC 레벨로 프리차지하는 기능을 구비한다. MOS 트랜지스터 N4-1, N4-2는, MOS 트랜지스터 N4-5의 도통시 활성화되며, 노드 NG 및 NH의 미소 전위차를 차동적으로 증폭한다. MOS 트랜지스터 N4-3, N4-4는, 기준 전압 VrefP 및 바이어스 전압 VPB의 차에 따른 전류를 노드 NG 및 NH로 공급하는, 전위차 검출 수단으로서 작용한다. MOS 트랜지스터 P4-3, P4-4는, 각각, 노드 ND 및 NH의 전위 레벨이 L 레벨로 저하할 때, 인버터 I4-1, I4-2의 출력 신호에 따라 비도통 상태로 되어, 전원 노드 VCC로부터 접지 노드로 흐르는 전류 경로를 차단한다.
도 14에 도시되는 차동 증폭 회로에 있어서, MOS 트랜지스터의 사이즈는, 좌우 대칭으로 동일 크기를 갖도록 작성된다. 다만, MOS 트랜지스터 N4-3, N4-4는, 거의 동일한 크기로 형성되지만, 기준 전압 VrefP와 바이어스 전압 VPB가 동일한 전압 레벨일 때, 출력 신호 PBE가 L 레벨로 되도록, 조금 크게(5 내지 10% 정도) MOS 트랜지스터 N4-4의 전류 구동력이 되어 있다(예를 들면, 게이트의 폭 W가 크게 된다). 다음에, 도 15에 도시되는 동작 파형도를 참조하여, 이 도 14에 도시되는 차동 증폭 회로의 동작에 대해 설명한다.
시각 t0 이전에 있어서, 제어 신호 /|VP 및 |VS는 모두 H 레벨이다. 이 상태에 있어서는, 프리차지용의 MOS 트랜지스터 P4-1, P4-2는 비도통 상태이며, MOS 트랜지스터 N4-5는 도통 상태에 있으며, 기준 전압 VrefP 및 바이어스 전압 VPB의 차에 따라 노드 NG로부터 출력되는 신호 PBE의 전압 레벨이 결정되어 있다.
시각 t0에 있어서, 제어 신호 /|VP 및 |VS가 모두 L 레벨로 하강하면, MOS 트랜지스터 N4-5가 비도통 상태로 되며, 한쪽 프리차지용의 MOS 트랜지스터 P4-1, P4-2가 도통 상태로 된다. 이에 따라, 노드 NG 및 NH가 전원 전압 VCC 레벨로 충전되며, 신호 PBE도 H 레벨로 된다. 이 노드 NG 및 NH의 충전에 의해, 인버터 I4-1"<I4-2의 출력 신호가 L 레벨로 되며, MOS 트랜지스터 P4-3, P4-4가 모두 도통되어, 전원 노드 VCC로부터 노드 NG 및 NH로의 전류 경로가 형성된다. 이 때, 노드 NG 및 NH의 충전이 행해질 뿐이며, 전원 노드로부터 접지 노드로의 전류 경로는 차단되어 있어서(MOS 트랜지스터 N4-5는 비도통 상태), 전류가 매우 적게 소비된다.
시각 t1에 있어서, 제어 신호 /|VP가 H 레벨로 상승하고, MOS 트랜지스터 P4-1, P4-2가 비도통 상태로 되어, 노드 NG 및 NH로의 프리차지 동작이 완료한다. 이 때, 아직 제어 신호 |VS는 L 레벨에 있으며, MOS 트랜지스터 N4-5는 비도통 상태에 있어서, 비교 동작은 아직 행해지지 않는다.
시각 t2에 있어서, 제어 신호 |VS가 H 레벨로 상승하면, MOS 트랜지스터 N4-5가 도통되어, 노드 NG 및 NH로부터 접지 노드로의 전류 경로가 형성되며, 이 노드 NG 및 NH의 미소 전위차의 차동 증폭이 행해진다.
이제, 기준 전압 VrefP가 바이어스 전압 VPB보다도 높은 경우를 고려한다. 이 경우, MOS 트랜지스터 N4-4의 콘덕턴스는, MOS 트랜지스터 N4-3의 콘덕턴스보다도 작게 되며, MOS 트랜지스터 N4-3, P4-3를 통해 전원 노드 VCC로부터 노드 NG로 흐르는 전류량은, MOS 트랜지스터 N4-4, P4-4를 통해 전원 노드 VCC로부터 노드 NH로 흐르는 전류량보다도 많게 된다. MOS 트랜지스터 N4-1, N4-2는, MOS 트랜지스터 N4-5의 도통시 노드 NG 및 NH의 방전을 개시한다. 이 때, 노드 NG의 전위 저하는, 보다 많은 전류 공급에 의해 노드 NH의 전위 저하보다도 지연되기 때문에, MOS 트랜지스터 N4-1를 통해 흐르는 전류가 MOS 트랜지스터 N4-2를 통해 흐르는 전류보다도 작게 되며, 이에 따라, 노드 NH가 고속으로 L 레벨로 방전된다.
노드 NH의 전위차가 저하하면, 인버터 I4-2의 출력 신호가 상승하여, 최종적으로 MOS 트랜지스터 P4-4가 비도통 상태로 되며, 전원 노드 VCC로부터 노드 NH로의 전류가 흐르는 경로가 차단된다. 이에 따라, 노드 NH는, 완전히 접지 전위 레벨로 방전되며, 노드 NG는, 거의 전원 전압 VCC 레벨을 유지한다. 따라서, 기준 전압 VrefP가 바이어스 전압 VPB보다도 높은 경우에는, 출력 신호 PBE는 H 레벨을 유지한다.
이 비교 동작이 완료하고, 노드 NG의 전압 레벨이 H 레벨, 노드 NH의 전압 레벨이 L 레벨로 되면, MOS 트랜지스터 N4-1, N4-2를 통해 전류는 거의 흐르지 않기 때문에, 이 비교 동작시에 있어서의 소비 전류가 감소된다.
시각 t3에 있어서, 다시 제어 신호 /|VP 및 |VS가 L 레벨로 하강하면, 비교 동작이 완료하고, 다시 노드 NG 및 NH가 전원 전압 VCC 레벨로 프리차지된다. 인버터 I4-2의 출력 신호가 L 레벨로 되며, 다시 MOS 트랜지스터 P4-4가 도통 상태로 된다.
시각 t4에 있어서, 제어 신호 /|VP가 H 레벨로 상승하여, 노드 NG 및 NH의 프리차지 동작이 완료하고, 다음에 시각 t5에 있어서, 제어 신호 |VS가 H 레벨로 상승하여, 비교 동작 및 차동 증폭 동작이 실행된다. 바이어스 전압 VPB가 상승하여, 기준 전압 VrefP와 등일하게 되어 있는 경우에는, MOS 트랜지스터 N4-3, N4-4의 게이트 전압은 동일한 전압 레벨이지만, MOS 트랜지스터 N4-4의 전류 구동력은, MOS 트랜지스터 N4-3의 전류 구동력보다도 크게 되어 있기 때문에, 노드 NH로 흐르는 전류는, 노드 NG로 흐르는 전류보다도 많게 된다. 따라서, 이 경우에 있어서는, 노드 NH가 H 레벨로 되어, 노드 NG가 L 레벨로 된다. 노드 NG의 전위 레벨의 저하에 따라, 인버터 I4-1의 출력 신호가 H 레벨로 되며, MOS 트랜지스터 P4-3이 비도통 상태로 된다.
제어 신호 /|VP가 L 레벨인 기간이, 제어 신호 |VS가 L 레벨인 기간보다도 길기 때문에, 노드 NG 및 NH의 프리차지가 완료하여, 노드 NG 및 NH가, MOS 트랜지스터 N4-3, N4-4를 통해 공급되는 전류에 의해서만 충전되는 상태로 설정되어 있는 것으로부터 비교 및 차동 증폭 동작이 안정하게 행해진다.
여기서, 전원 전압 VCC는 2.0V 정도이며, 기준 전압 VrefP는, 먼저 설명한 바와 같이 3.4V 정도이고, MOS 트랜지스터 N4-3, N4-4는, 공급 전류량은 상이하다 해도, 전원 전압 VCC를 노드 NG 및 NH로 전달할 수 있다. 포화 영역에서 이들 MOS 트랜지스터(N4-3, N4-4)가 동작하고 있으며, 이들 MOS 트랜지스터 N4-3, N4-4가 공급하는 드레인 전류는, 이 게이트 전압의 2 승에 비례하기 때문에, 미소한 전위차이어도 비교적 큰 전류차를 발생시킬 수 있으며, 정확히 노드 NG 및 NH의 전압 레벨을 기준 전압 VrefP 및 바이어스 전압 VPB의 차에 따른 전압 레벨로 설정할 수 있다.
또한, 인버터 I4-1, I4-2 및 p 채널 MOS 트랜지스터 P4-3, P4-4를 사용하므로써, 비교 동작 완료후, L 레벨의 노드에 접속되는 p 채널 MOS 트랜지스터 P4-3 또는 P4-4를 비도통 상태로 할 수 있으며, 따라서 전원 노드 VCC로부터 접지 노드로의 전류 경로를 차단할 수 있어서, 소비 전류를 감소시킬 수 있다.
전술한 구성에 의해, 저소비 전류로 미소 전위차를 정확히 검출하여 전원 전압 VCC와 접지 전압 레벨중 어느 한쪽의 전압 레벨의 신호 PBE를 생성할 수 있다. 차동 증폭 동작 완료후는, 노드 NG 및 NH는, 모두 전원 전압 VCC 레벨로 프리차지될 때까지, n 채널 MOS 트랜지스터 N4-1, N4-2에 의해 래치된 상태로 유지된다.
[반복 신호 발생 회로의 구성]
도 16은, 도 9에 도시된 반복 신호 발생 회로(160e)의 구성을 도시하는 도면이다. 도 16에 있어서, 반복 신호 발생 회로(160e)는, 5 단의 종속 접속되는 인버터 I6-1"<I6-5와, 차동 증폭 회로로부터의 출력 신호 PBE와 인버터 I6-4의 출력 신호를 수신하는 NAND 회로 G6를 포함한다. NAND 회로 G6의 출력 신호가 인버터 I6-1의 입력으로 인가된다. 인버터 I6-1"<I6-4는, 비교적 작은 전류 구동력을 가지며, 한편, 신호 |VF를 출력하는 인버터 I6-5는, 다음 단의 차지펌프 동작을 행하는 VPB 발생 회로를 구동하기 위해, 비교적 큰 전류 구동력을 가지고 있다. 다음에 동작에 대해 간단히 설명한다.
신호 PBE가 L 레벨일 때, 먼저 설명한 바와 같이, 바이어스 전압 VPB가 기준 전압 VrefP의 전압 레벨로 동일하든지 또는 그보다 높은 상태로 있다. 이 상태에 있어서는, NAND 회로 G6의 출력 신호는 H 레벨로 고정되며, 이에 따라, 신호 |VF도 L 레벨로 고정된다.
신호 PBE가 L 레벨에 있으며, 기준 전압 VrefP의 전압 레벨이 바이어스 전압 VPB의 전압 레벨보다도 높은 것을 나타낼 때에는, NAND 회로 G6는, 인버터로서 작용하며, NAND 회로 G6 및 인버터 I6-1"<I6-4가, 5 단의 인버터로 구성되는 링 오실레이터로서 동작하여, 이에 따라 인버터 I6-5로부터 출력되는 신호 |VF가 일정한 주기로 변화한다. 이 링 오실레이터의 주기는, 100 ns 정도로 비교적 짧아서, 고속으로 바이어스 전압 VPB를 기준 전압 VrefP 레벨까지 상승시킨다. 그러나, 이 링 오실레이터의 주기는 100 ns 정도이며, NAND 회로 G6 및 인버터 I6-1"<I6-5는, CMOS 회로로 구성되어 있지만, 특별히 고속 동작성이 요구되지 않기 때문에, 이들 구성 요소인 MOS 트랜지스터의 임계 전압의 절대값은, 0.7 V와 같이 크게 되어 있어도 좋다. 최종단의 인버터 I6-5만이 큰 전류 구동력을 유지할 뿐이며, 인버터 I6-1"<I6-4 및 NAND 회로 G6의 전류 구동력은 작아도 좋기 때문에, 이것의 반복 신호 발생 회로(160e)의 동작시에 있어서의 소비 전류는 충분히 억제된다.
[VPB 발생 회로의 구성]
도 17은, 도 9에 도시된 VPB 발생 회로(160f)의 구체적 구성의 일예를 도시하는 도면이다. 도 17에 있어서, VPB 발생 회로(160f)는, 전원 노드 VCC와 노드 NJ의 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N7-1와, 노드 NJ와 노드 NK 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N7-2와, 노드 NK와 노드 NL 사이에 순방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P7-1와, 노드 NL과 전원 노드 VCC 사이에 순방향으로 각각이 다이오드 접속되며, 서로 직렬로 접속되는 p 채널 MOS 트랜지스터 P7-2, P7-3와, 반복 신호 |VF에 따라, 노드 NJ로 전하를 공급하는 차지펌프 캐패시터 C7-1와, 반복 신호 /|VF에 따라 노드 NK로 전하를 공급하는 차지펌프 캐패시터 C7-2와, 노드 NL로부터의 바이어스 전압 VPB를 안정화하기 위한 안정화 용량 C7-3을 포함한다.
MOS 트랜지스터 N7-1, N7-2의 백 게이트는 접지 전위를 수신하도록 접속되며, MOS 트랜지스터 P7-1, P7-3의 백 게이트는 각각의 한쪽 도통 노드(소스)에 접속된다.
이 도 17에 도시되는 VPB 발생 회로의 구성은, 실질적으로 먼저의 도 9에 도시되는 기준 전압 발생 회로(160c)의 구성과 동일하다. 따라서, MOS 트랜지스터 N7-1, N7-2의 임계 전압은 작게 되며, 또한 MOS 트랜지스터 P7-1"<P7-3의 임계 전압의 절대값은 크게 된다. MOS 트랜지스터 N7-1, N7-2는 n 채널 MOS 트랜지스터가 사용되며, 또한 백 게이트가 접지 전위를 수신하도록 접속되어 있는 것은, 먼저의 도 12에 도시되는 기준 전압 발생 회로의 경우와 동일하다.
이 도 17에 도시되는 VPB 발생 회로의 구성의 경우, 바이어스 전압 VPB는, VCC+2 pVTP p의 전압 레벨로 된다. 반복 신호 |VF의 주기가, 기준 전압 발생 회로(160c)의 경우에 비해, 100 ns로 짧게 되어 있기 때문에, 고속으로 바이어스 전압 VPB를 소정의 전압 레벨로 안정화시킬 수 있다. 차지펌프 동작에 의한 전하의 공급량은, 반복 신호의 주파수와 차지펌프 캐패시터의 용량에 의해 결정된다. 따라서, 이 때, 고속으로 바이어스 전압 VPB를 발생시키기 위해, 차지펌프 캐패시터 C7-1, C7-2의 용량값은, 기준 전압 발생 회로의 용량값보다도 크게 되어 되어도 좋다.
이 도 17에 도시되는 VPB 발생 회로에 있어서도, 도 12에 도시되는 기준 전압 발생 회로(160c)의 구성과 동일하며, 저소비 전류로 고속으로 바이어스 전압 VPB를 생성할 수 있다.
[제 1 VPB 레벨 유지 회로의 구성]
도 18은, 도 9에 도시되는 제 1 VPB 레벨 유지 회로(160h)의 구성을 도시하는 도면이다. 도 18에 있어서, VPB 레벨 유지 회로(160h)는, 전원 노드 VCC와 노드 NM 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N8-1와, 노드 NM과 노드 NN 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N8-2와, 노드 NN과 출력 노드 NO 사이에 순방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P8과, 반복 신호 |V에 따라 노드 NM으로 전하를 공급하는 차지펌프 캐패시터 C8-1와, 반복 신호 /|V에 따라, 노드 NN으로 전하를 공급하는 차지펌프 캐패시터 C8-2를 포함한다.
MOS 트랜지스터 N8-1, N8-2의 백 게이트는 접지 전압을 수신하도록 접속된다. MOS 트랜지스터 P8의 백 게이트는 노드 NN에 접속된다. 노드 NO는 VPB 발생 회로(160f)의 출력 노드 NL에 접속된다.
이 도 18에 도시되는 VPB 레벨 유지 회로(160h)의 구성은, 도 17에 도시되는 VPB 발생 회로의 출력단의 클램프 회로 및 안정화 용량을 제외한 구성과 동일하다. 따라서, 이 VPB 레벨 유지 회로(160h)는, 노드 NO에 대해, 3 $VCC-VTN1-VTN2- pVTP p의 전압 레벨을 공급한다. 여기서, VTN1 및 VTN2는, MOS 트랜지스터 N8-1, N8-2의 각각의 임계 전압을 나타내며, VTP는, MOS 트랜지스터 P8의 임계 전압을 나타낸다. 이 전압은 도 17의 바이어스용 MOS 트랜지스터 P7-2, P7-3에 의해 전원 노드 VCC로 방전되며, 노드 NO의 전압 레벨은 VCC+2 pVTP p로 된다.
이 제 1 레벨 유지 회로(160h)는, 간단히 노드 NO로부터 출력되는 바이어스 전압 VPB가 그 대기 상태에 있어서 리크 전류에 의해 저하하는 것을 방지하기 위해 사용된다. 이 리크 전류는, 수 nA로 매우 작기 때문에, 이 제 1 레벨 유지 회로의 전하 공급력도 충분히 작게 된다. 따라서, 차지펌프 캐패시터 C8-1, C8-2의 용량도, 수 pF 정도의 용량값이 사용된다. 따라서, 반복 신호 |V 및 /|V에 따라 항상 차지펌프 동작을 행하여 전하를 노드 NO로 공급하여도, 그 소비 전력은 매우 작다. 또한, MOS 트랜지스터 N8-1, N8-2는, 백 게이트가 접지 전압을 수신하도록 접속되어 있는 것은, 도 12에 도시되는 기준 전압 발생 회로 및 도 17에 도시되는 VPB 발생 회로(160f)의 경우와 동일하다.
[제 2 VPB 레벨 유지 회로]
도 19는, 도 9에 도시되는 제 2 레벨 유지 회로(160i)의 구체적 구성을 도시하는 도면이다. 도 19에 있어서, 제 2 VPB 레벨 유지 회로(160i)는, 전원 노드 VCC와 노드 NP 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N9-1와, 노드 NP와 노드 NQ 사이에 순방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N9-2와, 노드 NQ와 출력 노드 NR 사이에 순방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P9와, 펄스 신호 /PU에 따라 노드 NP로 전하를 공급하는 차지펌프 캐패시터 C9-1와, 펄스 신호 PU에 따라 노드 NQ로 전하를 공급하는 차지 펌프 캐패시터 C9-2를 포함한다.
MOS 트랜지스터 N9-1, N9-2의 백 게이트는 접지 전압을 수신하도록 접속된다. MOS 트랜지스터 N9-1, N9-2가 사용되며, 또한 그 백 게이트가 접지 전압을 수신하도록 접속되어 있는 것은, 먼저의 기준 전압 발생 회로 및 VPB 발생 회로 및 제 1 VPB 레벨 유지 회로의 경우와 동일하다. 노드 NR은 도 17의 노드 NO에 접속된다.
펄스 신호 PU는 셀프리프레시 모드시에 있어서, 리프레시가 행해질 때 활성 상태의 H 레벨로 되는 내부 RAS 신호에 상당한다. 이 리프레시 동작시에 있어서, 센스 앰프가 동작하여, 비트선의 충방전이 행해져서, 비교적 큰 기판 전류가 흐르기 때문에, 바이어스 전압 VPB의 전압 레벨이 이 기판 전류에 의한 핫 캐리어 전류 때문에 저하할 가능성이 있다. 이 핫 캐리어 전류에 의한 바이어스 전압 VPB의 저하를 보상하기 위해, 제 2 레벨 유지 회로(160i)가 마련되며, 따라서 차지펌프 캐패시터 C9-1, C9-2는 비교적 큰 용량값(수십"<수백 pF)을 가지고 있다.
리프레시가 행해질 때에는, 펄스 신호 PU가 H 레벨로 되며, 노드 NQ의 전압 레벨이 상승하여, MOS 트랜지스터 P9가 도통되어, 노드 NR로 정전하가 공급된다. 따라서, 바이어스 전압 VPB가 저하할 가능성이 있을 때 노드 NR로 정전하를 공급하므로써, 이 바이어스 전압 VPB 즉 기판 바이어스 전압의 저하를 억제할 수 있다.
이 도 19에 도시되는 제 2 VPB 레벨 유지 회로(160i)의 동작은, 먼저의 도 17 및 도 18에 도시되는 회로와 동일하며, 사용되는 반복 신호의 종류가 상이할 뿐이다. 통상 동작 모드시에 있어서는, 펄스 신호 PU는, L 레벨의 비활성 상태로 된다. 따라서, 이 통상 동작 모드시에 있어서는 바이어스 전압 VPB는 사용되지 않고, 선택 회로에 의해 전원 전압 VCC가 선택되어 사용된다. 따라서, 이 경우에는, 기판 전류의 영향에 의해 바이어스 전압 VPB는 저하할 가능성이 없기 때문에, 특히 전하를 공급할 필요는 없다.
전술한 바와 같이, 이 제 2 VPB 레벨 유지 회로를 마련하므로써, 데이타 유지 동작시(셀프리프레시 모드시)에 있어서, 리프레시 동작이 행해져도, 안정하게 바이어스 전압 VPB(기판 바이어스 전압 VPBS)를 지정된 전압 레벨로 유지할 수 있다. 또한, 그 동작 사이클도, 리프레시 사이클과 동일하며, 리프레시시에 소비되는 전류 50 |LA에 비해 작으며, 소비 전력의 증가는, 큰 영향은 미치지 않는다.
[선택 회로의 구성]
도 20a는, 도 9에 도시되는 선택 회로(160g)의 구체적 구성을 도시하는 도면이다. 도 20a에 있어서, 선택 회로(160g)는, 바이어스 전압 VPB의 공급 노드 NU와 노드 NV 사이에 접속되고, 그 게이트가 노드 NS에 접속되는 p 채널 MOS 트랜지스터 P20-1와, 노드 NU와 노드 NS 사이에 접속되고 그 게이트가 노드 NV에 접속되는 p 채널 MOS 트랜지스터 P20-2와, 노드 NV와 접지 노드 사이에 접속되고, 그 게이트가 셀프리프레시 활성화 신호 SELF를 수신하도록 접속되는 n 채널 MOS 트랜지스터 N20-1와, 노드 NS와 접지 노드 사이에 접속되는 n 채널 MOS 트랜지스터 N20-2와, 셀프리프레시 활성화 신호 SELF를 반전하는 CMOS 인버터를 구성하는 p 채널 MOS 트랜지스터 P20-3 및 n 채널 MOS 트랜지스터 N20-3와, 노드 NU와 출력 노드 NT 사이에 접속되고 그 게이트가 노드 NV에 접속되는 p 채널 MOS 트랜지스터 P20-4와, 출력 노드 NT와 전원 노드 VCC 사이에 접속되고 그 게이트가 노드 NS에 접속되는 p 채널 MOS 트랜지스터 P20-5를 포함한다.
MOS 트랜지스터 P20-3, N20-3로 구성되는 CMOS 인버터는, 전원 전압 VCC 및 접지 전압을 양동작 전원 전압으로 하여 동작한다. p 채널 MOS 트랜지스터 P20-5를 제외하고, MOS 트랜지스터의 백 게이트는, 각각의 소스에 접속된다. p 채널 MOS 트랜지스터 P20-5의 백 게이트는, 노드 NU에 접속되어 바이어스 전압 VPB를 수신한다. MOS 트랜지스터 P20-5의 백 게이트를 전원 전압 VCC를 수신하도록 접속한 경우, 출력 노드 NT의 전압이 바이어스 전압 VPB 레벨로 되었을 때, 이 MOS 트랜지스터 P20-5에 있어서, 기판 영역을 통해 바이어스 전압 VPB로부터의 전하가 전원 노드 VCC로 흐르기 때문에 이것을 방지한다. 또한, MOS 트랜지스터 P20-5의 백 게이트를 노드 NT에 접속한 경우, 기판 바이어스 전압 VPBS가 전원 전압 VCC로부터 바이어스 전압 VPB로 변환되었기 때문에, 이 MOS 트랜지스터 P20-5의 기판 영역의 충전도 아울러 행할 필요가 있으며, 기판 바이어스 전압 VPBS의 상승이 지연되기 때문에 이것을 방지한다.
MOS 트랜지스터 P20-5의 백 게이트를 항상 바이어스 전압 VPB로 고정하므로써, MOS 트랜지스터 P20-5에 있어서의 기판 영역의 리크 전류를 방지할 수 있으며, 저소비 전력으로 고속으로 기판 바이어스 전압 VPBS를 바이어스 전압 VPB 레벨로 상승시킬 수 있다. 다음에 이 도 20a에 도시되는 선택 회로(160g)의 동작을 그 동작 파형도인 도 20b를 참조하여 설명한다.
이 도 20a에 도시되는 선택 회로는, 소위 레벨 변환 회로로 일컬어지며, 저전력 소비로, 낮은 신호 전압계로부터 높은 신호 전압계로의 변환을 행한다. 이 도 20a에 도시되는 구성에 있어서는, 2V 진폭의 신호 SELF에 의해, 기판 바이어스 전압 VPBS를, 2V(VCC)와 3.4V(VPB)의 일정 전압 사이에서 변환한다.
통상 동작 모드시에 있어서는, 셀프리프레시 활성화 신호 SELF가, L 레벨이며, MOS 트랜지스터 N20-1는 비도통 상태, MOS 트랜지스터 N20-2는, CMOS 인버터(MOS 트랜지스터 P20-3, N20-3)로부터의 H 레벨 신호에 의해, 도통 상태로 된다. 따라서, 이 상태에 있어서, 노드 NS가, MOS 트랜지스터 N20-2에 의해 접지 전압 레벨로 방전되며, MOS 트랜지스터 P20-1는 도통되어, 노드 NV가 바이어스 전압 VPB 레벨로 충전되고, MOS 트랜지스터 P20-2는 비도통 상태로 된다. 따라서, 이 상태에 있어서는, MOS 트랜지스터 P20-5가 도통되어, 노드 NT로는, 전원 전압 VCC가 전달되며, 전원 전압 VCC 레벨의 기판 바이어스 전압 VPBS가 출력된다.
이 때, MOS 트랜지스터 P20-4는, 그 게이트 전압이 바이어스 전압 VPB 레벨이며, 비도통 상태에 있다. 노드 NS 및 NV의 전압 레벨이, 각각 L 레벨 및 H 레벨(바이어스 전압 VPB 레벨)로 되면, 이 레벨 변환 회로에 있어서는, 서브 임계 전류를 제외한 전류는 흐르지 않는다. 따라서, 저소비 전류 특성이 실현된다. 이 선택 회로(160g)는, 고속 동작성은 요구되지 않기 때문에, 따라서 구성 요소인 MOS 트랜지스터는, 이 서브 임계 전류를 억제하기 위해, 높은 임계 전압(0.7V)의 MOS 트랜지스터가 사용된다.
셀프리프레시 모드에 있어서는, 셀프리프레시 활성화 신호 SELF가 H 레벨로 되며, 통상 동작 모드시와 역으로, MOS 트랜지스터 N20-1는 도통 상태, MOS 트랜지스터 N20-2는 비도통 상태로 된다. 따라서, 노드 NV의 전위가 접지 레벨로 되며, MOS 트랜지스터 P20-2가 도통되고, 노드 NS를 충전하는 MOS 트랜지스터 N20-2는 도통 상태로 되어, 노드 NS의 전위 레벨은, 바이어스 전압 VPB 레벨까지 상승하며, MOS 트랜지스터 P20-1는 비도통 상태로 되어, 노드 NV는 접지 전위 레벨로 유지된다. 따라서, 이 상태에 있어서, MOS 트랜지스터 P20-4는 도통 상태, MOS 트랜지스터 P20-5는 비도통 상태로 되어, 출력 노드 NT로는, 바이어스 전압 VPB가 전달되며, 주변 회로의 p 채널 MOS 트랜지스터 형성 영역의 기판 영역으로 인가되는 바이어스 전압 VPBS의 전압 레벨이 상승한다.
이 변환 동작시에 있어서는, CMOS 인버터(MOS 트랜지스터 P20-3, N20-3)에 관통 전류가 생길뿐이며, 나머지 부분에 있어서는, 노드 NU로부터 접지 전위로 변환시 전류가 작게 흐를뿐이어서, 전원 전류에 대한 저소비 전력이 실현되며, 또한 바이어스 전압 VPB의 저하도 억제된다.
[VNBS 발생부의 구성]
도 21은, n 채널 MOS 트랜지스터(NMOS) 트랜지스터의 기판 영역으로 인가되는 기판 바이어스 전압 VNBS를 발생하는 부분의 구성을 도시하는 도면이다. 이 도 21에 도시되는 구성은, 도 9에 도시되는 주변 바이어스 회로(160)에 포함된다.
도 21에 있어서, 주변 바이어스 회로(160)의 VNBS 발생부는, 발진 회로(160a)로부터의 반복 신호 |V에 따라 활성 기간이 상이한 제어 신호 /|VP 및 /|VS를 생성하는 제어 신호 발생 회로(160k)와, 반복 신호 |V에 따라 부의 일정한 전압 레벨인 기준 전압 VrefN을 생성하는 기준 전압 발생 회로(160l)와, 제어 신호 /|VP 및 /|VS(또는 |VS)에 따라 선택적으로 활성화되어, 기준 전압 VrefN과 출력 노드(162)상의 바이어스 전압 VNB를 비교하여 해당 비교 결과를 나타내는 신호 NBE를 출력하는 차동 증폭 회로(160m)와, 차동 증폭 회로(160m)로부터의 신호 NBE에 따라 선택적으로 활성화되어, 활성화시 반복 신호 |VF를 출력하는 반복 신호 발생 회로(160n)와, 반복 신호 |VF에 따라 차지펌프 동작을 행하여 부의 바이어스 전압 VNB를 생성하는 VNB 발생 회로(160o)와, 셀프리프레시 활성화 신호 SELF에 따라 바이어스 전압 VNB 및 접지 전압 VSS중 한쪽을 선택하여 기판 바이어스 전압 VNBS로서 출력하는 선택 회로(160p)를 포함한다.
발진 회로(160a)는, 먼저의 도 9에 도시되는 바이어스 전압 VPB를 발생하기 위해 사용되는 발진 회로와 공용된다. 이들 회로(160k"<160o)는, 전원 전압 VCC 및 접지 전압(VSS)를 한쪽 및 다른쪽 동작 전원 전압으로서 동작한다.
VNBS 발생부는, 또한, 반복 신호 |V에 따라 출력 노드(162)상에 부의 전하를 공급하는 VNB 레벨 유지 회로(160q)와, 셀프리프레시 모드시의 리프레시 동작시에 활성 상태로 되는 펄스 신호 PU에 따라 활성화되어, 출력 노드(162)상으로 부의 전하를 공급하는 VNB 레벨 유지 회로(160r)을 포함한다.
VNB 레벨 유지 회로(160q)는, 대기 상태시에 있어서의 리크 전류에 의한 바이어스 전압 VNB의 상승을 억제하기 위해 부의 전하를 공급할 필요가 있을 뿐이며, 적은 전하 공급력을 가지고 있다.
한편, VNB 레벨 유지 회로(160r)는, 리프레시 동작시에 있어서 흐르는 핫 캐리어 전류에 의한 바이어스 전압 VNB의 상승을 억제하기 위해, 비교적 큰 전하 공급력을 가지고 출력 노드(162)상에 부의 전하를 공급한다. 선택 회로(160p)는, 셀프리프레시 활성화 신호 SELF의 활성화시에는, 바이어스 전압 VNB를 선택하고, 셀프리프레시 활성화 신호 SELF의 비활성화시에는, 접지 전압 VSS를 선택한다.
다음에, 이 도 21에 도시되는 VNPS 발생부의 전원 투입시에 있어서의 동작을 도 22에 도시되는 파형도를 참조하여 설명한다.
시각 t0에 있어서 전원이 투입되어, 전원 전압 VCC가 상승한다. 발진 회로(160a)가, 이 전원 투입에 의해, 발진 동작을 행하여, 소정의 주기로 반복 신호 |V를 출력한다. 이 반복 신호 |V에 따라 기준 전압 발생 회로(160l)이 차지펌프 동작을 행하여, 부의 전압 레벨인 기준 전압 VrefN을 생성한다. 이 기준 전압 VrefN은, 차동 증폭 회로(160m)의 입력부의 게이트 용량을 방전할 뿐이며, 기준 전압 VrefN은 고속으로 소정의 전압 레벨에 도달한다.
바이어스 전압 VNB는, 기준 전압 VrefN보다도 높기(절대값이 작기) 때문에, 차동 증폭 회로(160m)로부터의 신호 NBE는 H 레벨이며(그 전압 레벨은 전원 전압 VCC의 상승과 동시에 상승한다), 반복 신호 발생 회로(160n)가 발진 동작을 행하여, 소정의 주기(약 100 ns)로 반복 신호 |VF를 출력한다. 이 반복 신호 |VF에 따라 VNB 발생 회로(160o)가 차지펌프 동작을 행하여, 출력 노드(162)로 부의 전하를 공급하여, 바이어스 전압 VNB의 전압 레벨을 저하시킨다. 이 출력 노드(162)의 용량은 크기 때문에, 바이어스 전압 VNB는, 기준 전압 VrefN에 비해 완만하게 소정의 전압 레벨에 도달한다.
시각 t1에 있어서, 바이어스 전압 VNB와 기준 전압 VrefN이 동일하게 되면, 차동 증폭 회로(160m)로부터의 신호 NBE가 L 레벨로 고정되며, 반복 신호 발생 회로(160n)의 발진 동작이 정지된다. 전원 투입후 반복 신호 발생 회로(160n)로부터의 비교적 고속(주기 100 ns 정도)의 반복 신호 |VF를 사용하여 VNB 발생 회로(160o)에 차지펌프 동작을 행하게 하므로써, 고속으로 소정의 전압 레벨인 바이어스 전압 VNB를 생성할 수 있다.
바이어스 전압 VNB가 소정의 기준 전압 VrefN의 레벨에 도달했을 때에는, 이 VNB 발생부의 동작은 정지되기 때문에 전류 소비가 생기지 않는다. VNB 레벨 유지 회로(160q)가 반복 신호 |V에 따라 차지펌프 동작을 행하지만, 출력 노드(162)에 있어서의 리크 전류를 보상하기 위해 이 VNB 레벨 유지 회로(160q)가 동작할 뿐이며, 그 소비 전류는 수 nA로 매우 작다. 이 도 21에 도시되는 VNBS 발생 회로의 구성은, 도 9에 도시되는 VPBS 발생부의 구성과 실질적으로 동일하며, 기준 전압 VrefN 및 바이어스 전압 VNB가 부의 전압 레벨이며, 한편, 기준 전압 VrefP 및 바이어스 전압 VPB가 정의 전압인 점이 상이할 뿐이다. 다음에 각부분의 구성에 대해 설명한다.
[기준 전압 발생 회로의 구성]
도 23은, 도 21에 도시되는 기준 전압 발생 회로(160l)의 구체적 구성을 도시하는 도면이다. 도 23에 있어서, 기준 전압 발생 회로(160l)는, 접지 노드와 노드 Da 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P22-1와, 노드 Da와 노드 Db 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P22-2와, 노드 Db와 노드 Dc의 방향에 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N22-1과, 노드 Dc와 접지 노드 사이에 서로 직렬로 접속되며, 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N22-2, N22-3와, 반복 신호 |V에 따라, 노드 Da로 전하를 공급하는 차지펌프 캐패시터 C22-1과, 반복 신호 /|V에 따라 노드 Db로 전하를 공급하는 차지펌프 캐패시터 C22-2와, 노드 Dc로부터의 기준 전압 VrefN을 안정화하기 위한 안정화 용량 C22-3을 포함한다.
p 채널 MOS 트랜지스터 P22-1, P22-2의 백 게이트는 전원 전압 VCC를 수신하도록 접속된다. n 채널 MOS 트랜지스터 N22-1"<N22-3의 백 게이트는 각각 소스에 접속된다. p 채널 MOS 트랜지스터 P22-1, P22-2가 마련되는 것은, 차지펌프 캐패시터 C22-1 및 C22-2의 차지펌프 동작에 의해 노드 Da 및 Db의 전위가 저하했을 때, MOS 트랜지스터의 기판 영역과 한쪽 도통 노드가 도통하는 것을 방지하기 위해서이다. 또한, p 채널 MOS 트랜지스터 P22-1, P22-2로서는, 임계 전압의 절대값이 작은 p 채널 MOS 트랜지스터가 사용된다. 따라서, 백 게이트 바이어스 효과를 감소시키고, 필요한 레벨인 기준 전압 VrefN을 생성할 수 있다. 이것은, 먼저의 도 12에 도시되는 기준 전압 발생 회로(160c)에 있어서 n 채널 MOS 트랜지스터가 사용되는 것과 동일한 이유에 의해 이들 p 채널 MOS 트랜지스터 P22-1, P22-2가 사용되고 있다. 다음에 동작에 대해 설명한다.
반복 신호 |V가 H 레벨이며, 반복 신호 /|V가 L 레벨일 때, 노드 Da로는 정전하가 주입되며, 한쪽 노드 Db에서는, 정전하가 유출된다. 노드 Da의 전위 상승에 의해 p 채널 MOS 트랜지스터 P22-1가 도통되기 때문에, 노드 Da는 접지 전위 레벨로 충전되어, 노드 Da의 전위는, pVTP1 p 레벨로 클램프된다. 여기서, VTP1은, MOS 트랜지스터 P22-1의 임계 전압을 나타낸다. 한편, 노드 Db의 전위 저하에 의해, p 채널 MOS 트랜지스터 P22-2는, 역바이어스되기 때문에, 비도통 상태로 되며, 한편 n 채널 MOS 트랜지스터 N22-1가 도통되어, 출력 노드 Dc로부터 정전하를 유출하여, 노드 Dc의 전위 레벨을 저하시킨다.
반복 신호 |V가 L 레벨로 되고, 반복 신호 /|V가 H 레벨로 되면, 노드 Db의 전위는 상승하고, n 채널 MOS 트랜지스터 N22-1가 비도통 상태로 되며, 한편, 노드 Da의 전위 레벨이 저하되고, p 채널 MOS 트랜지스터 P22-2가 도통되어, 노드 Db의 전위를 저하시킨다. 이 때, p 채널 MOS 트랜지스터 P22-1는 비도통 상태에 있다. 반복 신호 |V 및 /|V를 반복하여 인가하므로써, 노드 Da의 전위는, pVTP1 p과 pVTP1 p-VCC 사이에서 변화한다. 노드 Da의 전위가 L 레벨일 때, 노드 Db가 프리차지되기 때문에, 노드 Db의 전위는, 전위 pVTP1 p+ pVTP p-VCC와 pVTP1 p+ pVTP p-2 $VCC의 사이에서 변화한다.
노드 Dc의 전위는, 노드 Db의 전위보다도 n 채널 MOS 트랜지스터 N22-1의 임계 전압 VTN만큼 높게 되기 때문에, 노드 Dc는, VTP+ pVTP1 p+ pVTP2 p-2 $VCC의 전위 레벨까지 저하할 수 있다. 그러나, n 채널 MOS 트랜지스터 N22-2, N22-3에 의해, 노드 Dc의 전위는, -2 $VTN의 전위 레벨로 고정된다. 여기서, 접지 전압 VSS를 0V로 하고 있다. 먼저의 도 12에 도시되는 기준 전압 발생 회로(160c)에 있어서 출력 전압을 산출했는 것과 동일한 방법으로 p 채널 MOS 트랜지스터 P22-1, P22-2의 임계 전압의 절대값이 획득된다(먼저의 도 12에 도시되는 MOS 트랜지스터 N2-1, N2-2의 임계 전압 VTN1 및 VTN2에 이들 MOS 트랜지스터 P22-1, P22-2의 임계 전압의 절대값이 대응하고 있다).
따라서, 동일한 조건을 사용하므로써, 다음식이 획득된다.
pVTP1 p=0.7(V), pVTP2 p=0.86(V)
따라서, 출력 노드 Dc에 발생하는 것의 전압 V(Dc)는, 다음식으로 인가된다.
V(Dc)=-(2 $VCC- pVTP1 p- pVTP2 p-VTN)
=-(2 $2-0.7-0.86-0.7)=-1.74(V)
MOS 트랜지스터 N22-2, N22-3에 의해 결정되는 전압 레벨은, -2 $VTN이며, 이 전압 레벨이 기준 전압 VrefN을 결정하고 있다. 따라서, 기준 전압 VrefN에 필요한 전압 레벨은, -2 $VTN=-2 $0.7=-1.4이다. 따라서, 확실히, 필요한 전압 레벨인 기준 전압 VrefN을 획득할 수 있다.
[차동 증폭 회로의 구성]
도 24a는, 도 21에 도시되는 차동 증폭 회로(160f)의 구체적 구성을 도시하는 도면이다. 도 24a에 있어서, 차동 증폭 회로(160m)는, 전원 노드 VCC와 노드 Dd 사이에 접속되며, 그 게이트에 제어 신호 /|VP를 수신하는 p 채널 MOS 트랜지스터 P23-1와, 전원 노드 VCC와 노드 De 사이에 접속되며, 그 게이트에 제어 신호 /|VP를 수신하는 p 채널 MOS 트랜지스터 P23-2와, 노드 Dd와 노드 Df 사이에 접속되며 그 게이트가 노드 De에 접속되는 n 채널 MOS 트랜지스터 N23-1와, 노드 De와 노드 Df 사이에 접속되고 그 게이트가 노드 Dd에 접속되는 n 채널 MOS 트랜지스터 N23-2와, 노드 Df와 접지 노드(VSS) 사이에 접속되며, 그 게이트에 제어 신호 |VS를 수신하는 n 채널 MOS 트랜지스터 N23-5를 포함한다.
p 채널 MOS 트랜지스터 P23-1, P23-2는, 동일한 사이즈를 구비하고, 제어 신호 /|VP가 L 레벨일 때 도통되어, 노드 Dd 및 De를 전원 전압 VCC 레벨로 프리차지한다. n 채널 MOS 트랜지스터 N23-1, N23-2는, 플립플롭을 구성하며, n 채널 MOS 트랜지스터 N23-5의 도통시 활성화되어, 노드 Dd 및 De의 전위를 차동 증폭한다.
차동 증폭 회로(160m)는, 또한, 전원 노드 VCC와 노드 Dd 사이에 직렬로 접속되는 p 채널 MOS 트랜지스터 P23-3, P23-4와, 노드 Dd의 전위를 반전시켜, p 채널 MOS 트랜지스터 P23-4의 게이트로 인가하는 인버터 I23-1와, 전원 노드 VCC와 노드 De 사이에 서로 직렬로 접속되는 p 채널 MOS 트랜지스터 P23-5, P23-6와, 노드 De상의 전위를 반전시켜, p 채널 MOS 트랜지스터 P23-6의 게이트로 인가하는 인버터 I23-2를 포함한다. MOS 트랜지스터 P23-3, P23-5의 게이트로 전압 VrefN 및 VNB가 인가된다.
이 도 23에 도시되는 차동 증폭 회로(160m)의 구성은, 먼저의 도 14에 도시되는 차동 증폭 회로(160d)와, 전압 VrefN 및 VNB의 차를 검출하기 위해 p 채널 MOS 트랜지스터 P23-3, P23-5가 사용되고 있는 점을 제외하고는 동일한 구성이다. 따라서, 이 도 23에 도시되는 차동 증폭 회로(160m)에 있어서도, MOS 트랜지스터의 사이즈는, 좌우 대칭으로 동일하게 된다. 다만, p 채널 MOS 트랜지스터 P23-5의 전류 구동력은, p 채널 MOS 트랜지스터 P23-3의 전류 구동력보다도 조금(5 내지 10%) 크게 된다. 이에 따라, 기준 전압 VrefN과 바이어스 전압 VNB가 동일할 때, p 채널 MOS 트랜지스터 P23-5로부터 보다 많은 전류가 흐른다. 동작은, 먼저의 도 14에 도시되는 차동 증폭 회로의 동작과 실질적으로 동일하지만, 이하에 간단히 도 24b에 도시되는 파형도를 참조하여 설명한다.
시각 t0에 있어서, 제어 /|VP 및 |VS가 모두 L 레벨로 되면, p 채널 MOS 트랜지스터 P23-1, P23-2에 의해, 노드 Dd 및 De가 VCC 레벨로 프리차지된다. 시각 t1에 있어서, 제어 신호 /|VP가 H 레벨로 상승하여, MOS 트랜지스터 P23-1, P23-2가 비도통 상태로 되어, 노드 Dd 및 De의 프리차지 동작이 완료된다. 이 시점에 있어서, 아직 제어 신호 |VS는 L 레벨에 있으며, MOS 트랜지스터 N23-5는 비도통 상태에 있다. 또한, 인버터 I23-1, I23-2에 의해, p 채널 MOS 트랜지스터 P23-4, P23-6는 도통 상태에 있다.
시각 t2에 있어서, 제어 신호 |VS가 H 레벨로 상승하면, MOS 트랜지스터 N23-5가 도통되어, MOS 트랜지스터 N23-1, N23-2에 의해 차동 증폭 동작이 개시된다. 기준 전압 VrefN이 바이어스 전압 VNB보다도 낮은 경우에는, p 채널 MOS 트랜지스터 P23-3의 콘덕턴스가 p 채널 MOS 트랜지스터 P23-5의 콘덕턴스보다도 크게 되어, 전원 노드 VCC로부터 노드 Dd로 보다 많은 전류가 흐른다. 따라서, 노드 De가, MOS 트랜지스터 N23-2, N23-5에 의해 방전되어 접지 전위 레벨로 저하되며, 노드 Dd는, 전원 전압 VCC 레벨을 유지한다. 이 상태에 있어서는, 신호 NBE는 H 레벨을 유지한다.
노드 Dd 및 De가 각각 H 레벨 및 L 레벨로 변화하면, 인버터 I23-2에 의해, p 채널 MOS 트랜지스터 P23-6가 비도통 상태로 되며, 전원 노드 VCC로부터 노드 De로의 전류 경로가 차단된다. 따라서, 비교 동작 완료후에 있어서는, 전원 노드 VCC로부터 접지 노드 VSS로 흐르는 전류의 경로는 존재하지 않으며, 소비 전류는 억제된다.
시각 t3에 있어서, 다시 제어 신호 /|VP 및 |VS가 L 레벨로 세트되어, 노드 Db 및 De는 전원 전압 VCC 레벨로 프리차지된다. 시각 t4에 있어서, 제어 신호 /|VP가 H 레벨로 상승하여, 이에 따라 시각 t5에 있어서, 제어 신호 |VS가 H 레벨로 상승한다. 기준 전압 VrefN과 바이어스 전압 VNB의 전압 레벨이 동일한 경우, 먼저 설명한 바와 같이, p 채널 MOS 트랜지스터 P23-5의 전류 구동력은, p 채널 MOS 트랜지스터 P23-3의 전류 구동력보다 크게 되어 있기 때문에, 노드 De로 보다 많은 전류가 공급된다. 따라서, 노드 Dd가 접지 전위 레벨로 방전된다. 이 노드 Dd의 전위 저하에 의해, 인버터 I23-1의 출력 신호는 H 레벨로 되며, p 채널 MOS 트랜지스터 P23-4는 비도통 상태로 된다. 이 상태에 있어서는, 노드 Dd로부터의 신호 NBE는 L 레벨로 된다.
이 차동 증폭 회로(160m)에 있어서도, 제어 신호 /|VP 및 |VS의 활성화 기간을 상이하게 하고 있는 것은, 노드 Dd 및 De의 프리차지 동작이 완료하고, 노드 Dd 및 De가 확실히 MOS 트랜지스터 P23-3, P23-5로부터 충전되는 상태로 된 후에 비교 동작(차동 증폭 동작)을 행하기 위해서다. 이 차동 증폭 회로(160m)에 있어서도, 고속 동작성은 요구되지 않기 때문에, 임계 전압의 절대값이 큰 MOS 트랜지스터가 사용된다. 이에 따라, 서브 임계 전류의 감소가 도모된다.
[반복 신호 발생 회로의 구체적 구성]
도 25는, 도 21에 도시되는 반복 신호 발생 회로(160n)의 구체적 구성을 도시하는 도면이다. 도 25에 있어서, 반복 신호 발생 회로(160n)는, 5단의 종속 접속되는 인버터 I25-1"<I25-5와, 인버터 I25-4의 출력 신호와 신호 NBE를 수신하는 NAND 회로 G25를 포함한다. NAND 회로 G25의 출력 신호는 초단의 인버터 I25-1의 입력으로 인가된다. 인버터 I25-5로부터 반복 신호 |VF가 발생된다. 이 도 25에 도시되는 반복 신호 발생 회로(160n)의 구성은, 도 16에 도시되는 반복 신호 발생 회로(160e)의 구성과 실질적으로 동일하다.
NAND 회로(G25) 및 인버터 I25-1"<I25-5는, 발진 주기가 100 ns 정도이며, 고속 동작성은 특히 요구되지 않기 때문에, 임계 전압이 큰 MOS 트랜지스터를 구성 요소로서 구비한다. 또한, 다음 단의 VNB 발생 회로(160o)를 구동하는 것은, 인버터 I25-5만이며, 이 인버터 I25-5의 전류 구동력은 크게 되지만, 나머지 인버터 I25-1"<I25-4 및 NAND 회로 G25의 전류 구동력은 비교적 작게 된다. 이에 따라, 저소비 전류를 실현한다.
신호 NBE가 L 레벨일 때, NAND 회로 G25의 출력 신호는 H 레벨로 고정되며, 이에 따라 반복 신호 |VF도 L 레벨로 고정된다. 한편, 신호 NBE가 H 레벨일 때에는, NAND 회로 G25가 인버터로서 작용하며, 이 반복 신호 발생 회로(160n)는, 5 단의 인버터로 구성되는 링 오실레이터로서 동작한다. 이에 따라, 반복 신호 |VF가, 일정 주기로 변화한다.
[VNB 발생 회로의 구체적 구성]
도 26은, 도 21에 도시되는 VNB 발생 회로(160o)의 구체적 구성을 도시하는 도면이다. 도 26에 있어서는, VNB 발생 회로(160o)는, 접지 노드 VSS와 노드 Dg 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P26-1와, 노드 Dg와 노드 Dh 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P26-2와, 노드 Dh와 노드 Di 사이에 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N26-1와, 노드 Di와 접지 노드 VSS 사이에, 서로 직렬로 접속되며, 각각이 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N26-2, N26-3와, 반복 신호 |VF에 따라 노드 Dg로 전하를 공급하는 차지펌프 캐패시터 C26-3과, 반복 신호 /|VF에 따라 노드 Dh로 전하를 공급하는 차지펌프 캐패시터 C26-2와, 노드 Di로부터의 바이어스 전압 VNB를 안정화시키기 위한 안정화 용량 C26-3을 포함한다.
이 도 26에 도시되는 VNB 발생 회로(160o)의 구성은, 먼저의 도 22에 도시되는 기준 전압 발생 회로(160l)의 구성과 실질적으로 동일하며, 인가되는 반복 신호가 상이할 뿐이다. 따라서, 이 도 26에 도시되는 VNB 발생 회로(160o)는, -2 $VTN의 전압 레벨인 바이어스 전압 VNB를 출력한다. 여기서 VTN은, MOS 트랜지스터 N26-2, N26-3의 임계 전압을 나타낸다. 또한, p 채널 MOS 트랜지스터 P26-1, P26-2가 사용되고 있으며, 또한 그 백 게이트가 전원 전압 VCC를 수신하도록 접속되어 있는 이유는, 먼저의 기준 전압 발생 회로(160l)의 경우와 동일하다. 고속의 반복 신호 |VF 및 /|VF를 사용하여 차지펌프 동작을 행하므로써, 고속으로 소정시간내에 일정한 전압 레벨인 바이어스 전압 VNB를 출력하는 것이 가능하다.
[제 1 VNB 레벨 유지 회로의 구체적 구성]
도 27은, 도 21에 도시되는 제 1 VNB 레벨 유지 회로(160q)의 구체적 구성을 도시하는 도면이다. 도 27에 있어서, 제 1 VNB 레벨 유지 회로(160q)는, 접지 노드 VSS와 노드 Dj 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P27-1와, 노드 Dj와 노드 Dk 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P27-2와, 노드 Dk와 노드 Dn 사이에 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N27와, 반복 신호 |V에 따라 노드 Dj로 전하를 공급하는 차지펌프 캐패시터 C27-1와, 반복 신호 /|V에 따라 노드 Dk로 전하를 공급하는 차지펌프 캐패시터 C27-2를 포함한다.
이 MOS 트랜지스터 P27-1, P27-2의 각각의 백 게이트는, 전원 전압 VCC를 수신하도록 접속된다. p 채널 MOS 트랜지스터 P27-1, P27-2가 사용되어 있는 것은, 먼저의 기준 전압 발생 회로(160l)의 경우와 동일하다.
이 도 27에 도시되는 제 1 VNB 레벨 유지 회로(160q)의 구성에 있어서는, 노드 D1을 클램프하기 위한 n 채널 MOS 트랜지스터는 마련되지 않는다. 따라서, 노드 D1의 전위는, -2 $VCC- pVTP1 p- pVTP2 p-VTN에 도달가능하다. 그러나, 이 노드 D1은, 도 26에 도시되는 n 채널 MOS 트랜지스터 N26-2, N26-3에 의해 접지 전위 레벨로 충전되기 때문에, 노드 D1의 전위 레벨은, -2 $VTN의 전위 레벨로 된다.
이 도 27에 도시되는 VNB 레벨 유지 회로(160q)는, 대기 상태시에 있어서의 리크 전류를 보상할 뿐이며, 차지펌프 캐패시터 C27-1 및 C27-2의 용량값은 수 pF으로 작게 되어 있어서, 소비 전류는 충분히 억제되어 있다.
이 도 27에 도시되는 구성에 있어서도, p 채널 MOS 트랜지스터 P27-1, P27-2가 사용되고 있는 이유 및 이들 백 게이트가 전원 전압 VCC를 수신하는 이유는, 먼저의 도 26에 도시되는 VNB 발생 회로(160o)의 경우와 동일하다. 반복 신호 |V 및 /|V에 따라 항상 차지펌프 동작을 행하여도, 충분히 소비 전류를 억제할 수 있다.
[제 2 VNB 레벨 유지 회로의 구체적 구성]
도 28은, 도 21에 도시되는 제 2 VNB 레벨 유지 회로(160r)의 구체적 구성을 도시하는 도면이다. 도 28에 있어서, 제 2 VNB 레벨 유지 회로(160r)는, 접지 노드 VSS와 노드 Dm 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P28-1와, 노드 Dm과 노드 Dn 사이에 역방향으로 다이오드 접속되는 p 채널 MOS 트랜지스터 P28-2와, 노드 Dn과 노드 Do 사이에 역방향으로 다이오드 접속되는 n 채널 MOS 트랜지스터 N28와, 펄스 신호 PU에 따라 노드 Dm으로 차지펌프 동작에 의해 전하를 공급하는 차지펌프 캐패시터 C28-1과, 펄스 신호 /PU에 따라 노드 Dn으로 차지펌프 동작에 의해 전하를 공급하는 차지펌프 캐패시터 C28-2를 포함한다. 이 노드 Do는, VNB 발생 회로(160o)의 출력 노드에 접속된다.
이 도 28에 도시되는 제 2 VNB 레벨 유지 회로(160r)의 구성은, 먼저의 도 27에 도시되는 제 1 VNB 레벨 유지 회로(160q)의 구성과 동일하며, 동일하게 동작한다. 다만, 리프레시 동작시에 있어서의 핫 캐리어 전류에 의한 바이어스 전압 VNB의 레벨 상승을 보상하기 위해, 내부 RALS 신호에 상등하는 펄스 신호가 사용되고 있으며, 또한 차지펌프 캐패시터 C28-1 및 C28-2의 용량값은, 수십 내지 수백 pF으로 비교적 크게 된다. 리프레시 동작이 행해질 때, 펄스 신호 /PU는 H 레벨로부터 L 레벨로 저하하고, 노드 Dn의 전위 레벨을 저하시키며, 노드 Do로부터 노드 Dn으로 정전하를 유출하고, 바이어스 전압 VNB의 전압 레벨을 저하시킨다. 이에 따라, 리프레시 동작시에 있어서의 기판 전류에 의한 바이어스 전압 VNB의 변동을 억제한다. 이 제 2 VNB 레벨 유지 회로(160r)에 있어서도, 노드 Do는, 도 26에 도시되는 VNB 발생 회로(160o)의 출력 노드 Di에 접속되어 있으며, 그 전위 레벨은, MOS 트랜지스터 N26-2, N26-3에 의해, -2 $VTN 레벨로 클램프된다.
[선택 회로의 구체적 구성]
도 29a는, 도 21에 도시되는 선택 회로(160p)의 구체적 구성을 도시하는 도면이다. 도 29a에 있어서, 선택 회로(160p)는, 셀프리프레시 활성화 신호 SELF를 반전시키는 CMOS 인버터를 구성하는 p 채널 MOS 트랜지스터 P21-1 및 n 채널 MOS 트랜지스터 N29-1와, 셀프리프레시 활성화 신호 SELF의 비활성화시 도통되어, 노드 Dp로 전원 전압 VCC를 전달하는 p 채널 MOS 트랜지스터 P29-2와, CMOS 인버터(MOS 트랜지스터 P29-1, N29-1)의 출력 신호가 L 레벨일 때 도통되어, 노드 Dq로 전원 전압 VCC를 전달하는 p 채널 MOS 트랜지스터 P29-3와, 노드 Dp와 바이어스 노드 VNB(전압과 그 노드를 동일한 부호로 나타냄)와의 사이에 결합되며, 그 게이트가 노드 Dq로 접속되는 n 채널 MOS 트랜지스터 N29-2와, 노드 Dq와 바이어스 노드 VNB 사이에 접속되며, 그 게이트가 노드 Dp에 접속되는 n 채널 MOS 트랜지스터 N29-3와, 노드 Dp상의 전위가 H 레벨일 때 도통되어, 노드 Dr로 접지 전압 VSS를 전달하는 n 채널 MOS 트랜지스터 N29-4와, 노드 Dq 상의 전위가 H 레벨일 때 도통되어, 바이어스 전압 VNB를 출력 노드 Dr로 전달하는 n 채널 MOS 트랜지스터 N29-5를 포함한다. 노드 Dr로부터 기판 바이어스 전압 VNBS가 출력된다.
n 채널 MOS 트랜지스터 N29-4를 제어하고, MOS 트랜지스터 P29-1"<P29-3, N29-1"<N29-3, N29-5는, 각각의 백 게이트가 각각의 소스에 접속된다. MOS 트랜지스터 N29-4의 백 게이트는, 바이어스 전압 VNB를 수신하도록 접속된다. 출력 노드 Dr로 부의 바이어스 전압 VNB가 전달될 때, 이 MOS 트랜지스터 N29-4에 있어서의 N+ 영역과 P형 기판 영역 사이가 순방향으로 바이어스되며, 접지 노드 VSS가 출력 노드 Dr로 전류가 흐르는 것을 방지하기 위해서이다.
또한, MOS 트랜지스터 N29-4의 백 게이트를 출력 노드 Dr에 접속하는 경우, 출력 노드 Dr이 접지 전압 VSS로부터 바이어스 전압 VNB로 변환할 때 기판 영역의 방전이 아울러 행해지기 때문에, 기판 바이어스 전압 VNBS의 변화가 지연된다. 따라서, 이 MOS 트랜지스터 N29-4의 백 게이트는, 바이어스 전압 VNB를 수신하도록 접속된다. 다음에, 이 도 29a에 도시되는 선택 회로의 동작을 그 동작 파형도인 도 29b를 참조하여 설명한다.
셀프리프레시 활성화 신호 SELF가 L 레벨일 때는, CMOS 인버터(MOS 트랜지스터 P29-1, N29-1의 출력 신호가 H 레벨로 되며, MOS 트랜지스터 P29-2가 도통 상태, MOS 트랜지스터 P29-3가 비도통 상태로 된다. 노드 Dp는 전원 전압 VCC 레벨로 충전되어, MOS 트랜지스터 N29-3는 비도통 상태로 되며, 노드 Dq가, 바이어스 전압 VNB 레벨로 저하된다. 이 노드 Dq의 전위 저하에 따라, MOS 트랜지스터 N29-2가 비도통 상태로 된다. 이 상태에 있어서는, MOS 트랜지스터 N29-4가 도통 상태, MOS 트랜지스터 N29-5가 비도통 상태로 되며, 출력 노드 Dr로부터의 기판 바이어스 전압 VNBS가, 접지 전압 VSS 레벨로 된다.
셀프리프레시 활성화 신호 SELF가 활성 상태인 H 레벨로 되면, MOS 트랜지스터 P29-2가 비도통 상태, MOS 트랜지스터 P29-3는 도통 상태로 된다. 노드 Dq가 MOS 트랜지스터 P29-3에 의해 충전되어, 이에 따라 MOS 트랜지스터 N29-2가 도통 상태로 되며, 노드 Dp의 전위를 저하시킨다. 최종적으로, 노드 Dq의 전위는, 전원 전압 VCC 레벨, 노드 Dp의 전압 레벨은 바이어스 전압 VNB 레벨로 된다. 이에 따라, MOS 트랜지스터 N29-4가 비도통 상태, MOS 트랜지스터 N29-5는 도통 상태로 되어, 출력 노드 Dr로 부터의 기판 바이어스 전압 VNBS는 바이어스 전압 VNB 레벨로 저하된다. 이 기판 바이어스 전압 VNBS는, 비교적 큰 용량을 갖는 기판 영역으로 전달되기 때문에, 기판 바이어스 전압 VNBS는 비교적 완만하게 변화된다. 이에 따라, 주변 회로의 n 채널 MOS 트랜지스터의 기판 영역의 바이어스 전압의 절대값이 크게 되고, 그 임계 전압이 크게 되어, 서브 임계 전류가 감소된다.
이 도 29a에 도시되는 선택 회로(160p)의 구성에 있어서도, 기판 바이어스 전압 변환 후의 정상 상태에 있어서는, 구성 요소의 MOS 트랜지스터는 모두 비도통 상태로 되며, 직류 전류는 거의 흐르지 않는다. 이 구성 요소인 MOS 트랜지스터의 임계 전압은, 고속 동작성이 요구되지 않기 때문에 크게 되어 있다. 노드 Dp 및 Dq는, 전원 전압 VCC와 바이어스 전압 VNB 사이에서 변화하지만, 이는 출력단의 MOS 트랜지스터 N29-4, N29-5를 강한 도통 상태로 하기 위해서이다. 노드 Dp 및 Dq의 전압 레벨은, 접지 전압 VSS와 바이어스 전압 VNB 사이에서 변화하도록 구성되어도 좋다.
[주변 회로의 트랜지스터 구성]
도 30a는, 주변 회로의 구성 요소인 MOS 트랜지스터의 단면 구조를 개략적으로 도시하는 도면이다. 도 30a에 있어서, 주변 회로는, P형 반도체 기판(또는 반도체층)(400) 표면에 서로 분리되어 형성되는 N 웰(N형 기판 영역)(402, 410)내에 형성되는 p 채널 MOS 트랜지스터 PT 및 n 채널 MOS 트랜지스터 NT를 포함한다.
p 채널 MOS 트랜지스터 PT는, N 웰(402) 표면에 서로 간격을 두고 형성되는 P+ 영역(403, 405)와, P+영역(403, 405) 사이의 채널 영역상에 게이트 절연막(408)을 통해 형성되는 게이트 전극(409)을 포함한다. N 웰(402)로는, N+영역(407)을 통해 기판 바이어스 전압 VPBS가 인가된다.
N 웰(410)은, N+영역(411)을 통해 전원 전압 VCC를 인가받고, 이 N 웰(410) 표면에, P웰(P형 기판 영역)(420)이 형성된다. 이 P 웰(420)내에 n 채널 MOS 트랜지스터 NT가 형성된다. 이 n 채널 MOS 트랜지스터 NT는, 서로 분리되어 P 웰(420)의 표면에 형성되는 N+영역(423, 425)과, N+영역(423, 425) 사이의 채널 영역상에 게이트 절연막(428)을 통해 형성되는 게이트 전극(429)을 포함한다. P 웰(420)은, P+영역(427)을 통해 기판 바이어스 전압 VNBS를 수신한다.
P+영역(405)과 N+영역(425)이 상호 접속되어 출력 신호 OUT를 출력하고, 게이트 전극(409, 429)이 상호 접속되어 입력 신호 IN을 수신한다.
이 도 30a에 도시되는 구성은, 도 30b에 전기적 등가 회로를 도시한 바와 같이, CMOS 인버터를 구성한다. 즉, p 채널 MOS 트랜지스터 PT 및 n 채널 MOS 트랜지스터 NT의 게이트가, 입력 노드 Di를 통해 입력 신호 IN을 수신하고, MOS 트랜지스터 PT 및 NT의 드레인이 출력 단자 To와 상호 접속되어 출력 신호 OUT를 생성한다. MOS 트랜지스터 PT의 백 게이트가 기판 바이어스 전압 VPBS를 수신하도록 결합되며, MOS 트랜지스터 NT의 백 게이트가, 기판 바이어스 전압 VNBS를 수신한다.
통상 CMOS 회로에 있어서는, p 채널 MOS 트랜지스터의 소스 전위(전원 노드에 접속되는 노드)의 전위가, 기판 전위 VPBS와 확산 전위(P/N 접합의 순방향 강하 전압)의 합보다도 높게 되면 기생 사이리스터가 도통되는 래치 업(latch-up) 현상이 생기는 경우가 있다. 특히, 전원 투입시에 있어서, P+영역(403)의 전원 전압 VCC는, 기판 바이어스 전압 VPBS가 전원 전압 레벨로 상승하는 것보다도 빨리 상승하여(웰의 큰 기생 용량에 의함), 이 래치 업 현상이 일어날 가능성이 높다.
따라서, n 채널 MOS 트랜지스터 NT를 형성하는 기판 영역으로 되는 P 웰(420)을, N 웰(410)로 에워싸고, 이 N 웰(410)에 대하여 전원 전압 VCC를 N+영역(411)을 통해 인가한다. 이에 따라, 가령 p 채널 MOS 트랜지스터 PT의 소스 영역으로 되는 P+영역(403)으로부터 N 웰(402)로 전류가 흐르고, 기생 바이폴라 트랜지스터의 베이스 전류가 P 웰(420)로 흐를 가능성이 있는 경우에 있어서도, 이 N 웰(410)에 의해 이 전류를 흡수할 수 있어서, CMOS 래치 업 현상을 방지할 수 있다.
이 도 30a에 도시된 바와 같이, n 채널 MOS 트랜지스터 NT를 3 중 웰 구조(P형 기판과, 그 표면에 형성되는 N 웰과, 또한 그 N 웰 표면에 형성되는 P 웰로부터 이루어지는 구조)로 하므로써, 기생 바이폴라 트랜지스터의 베이스 전류를 N 웰(410)로 흡수하고, 기생 사이리스터가 도통되어 래치 업 현상이 발생하는 것을 확실히 억제할 수 있다.
도 30a 및 도 30b에 있어서는, CMOS 인버터의 구성이 도시되어 있다. 그러나, 다른 NAND 회로 및 NOR 회로와 같은 CMOS 구조의 논리 게이트의 경우에도, 동일한 3 종 웰 구조를 이용하므로써, 래치 업 현상을 확실히 제어할 수 있다.
[어레이 바이어스 회로의 구성]
도 31은, 도 3에 도시되는 어레이 바이어스 회로(150)의 구체적 구성을 도시하는 블럭도이다. 도 31에 있어서, 어레이 바이어스 회로(150)는, 발진 회로(160a)로부터의 반복 신호 |V에 따라 일정한 기준 전압 VrefB를 생성하는 기준 전압 발생 회로(160a)와, 반복 신호 |V에 따라 제어 신호 /|VP 및 /|VS를 생성하는 제어 신호 발생 회로(150b)와, 제어 신호 /|VP 및 /|VS에 따라 선택적으로 프리차지 상태 및 작동 상태로 되며, 작동 상태시에 기준 전압 VrefB와 출력 노드(151)의 바이어스 전압 VBB를 비교하는 차동 증폭 회로(150c)와, 차동 증폭 회로(150c)의 출력 신호 BBE의 활성화시 반복 신호 |VF를 반복 출력하는 반복 신호 발생 회로(150d)와, 반복 신호 |VF에 따라 차지펌프 동작을 행하여 바이어스 전압 VBB를 생성하는 VBB 발생 회로(150e)와, 반복 신호 |V에 따라 차지펌프 동작을 행하여, 노드(151)로 전하를 공급하는 VBB 레벨 유지 회로(150f)와, 내부 RAS에 따라 차지펌프 동작을 행하여, 출력 노드(151)로 전하를 공급하는 VBB 레벨 유지 회로(150g)를 포함한다.
발진 회로(160a)는, 먼저의 주변 바이어스 회로(160)에 있어서 사용된 발진 회로(160a)가 또한 사용된다. 그러나, 이 어레이 바이어스 회로(150)와 주변 바이어스 회로(160)에 대하여 각각 발진 회로가 마련되어도 좋다. 기준 전압 발생 회로(150a)는, 도 23에 도시되는 기준 전압 발생 회로(160l)와 동일한 구성을 구비하고, 일정한 전압 레벨인 기준 전압(부의 전압 레벨) VrefB를 생성한다.
제어 신호 발생 회로(150b)는, 도 13a에 도시되는 제어 신호 발생 회로(160b)와 동일한 구성을 구비한다. 이 제어 신호 발생 회로(150b)는, 또한 주변 바이어스 회로의 제어 신호 발생 회로(160b, 160k)와 공유되어도 좋지만, 주변 바이어스 회로(160) 및 어레이 바이어스 회로(150)에 있어서 차동 증폭 회로(150c)의 동작 타이밍이 동일하게 되며, 비교 동작시의 소비 전류가 크게 되기 때문에, 각각의 타이밍을 다소 이동하기 위해, 각각 마련된다.
차동 증폭 회로(150c)의 구성은, 도 24a에 도시되는 구성과 동일하다. 도 24a의 구성에 있어서, 바이어스 전압 VNB 대신에 바이어스 전압 VBB가 인가되어, 신호 NBE 대신에 신호 BBE가 출력된다.
반복 신호 발생 회로(150d)의 구성은, 도 25에 도시되는 반복 신호 발생 회로(160n)의 구성과 동일하며, 도 25에 도시되는 구성에 있어서, 신호 NBE 대신에 신호 BBE가 사용된다.
VPB 발생 회로(150e)는, 도 26에 도시되는 VNB 발생 회로와 동일한 구성을 구비한다. 이 경우, 어레이 기판 영역의 바이어스 전압 VBB와 주변 회로의 기판 영역의 바이어스 전압 VNB의 전압 레벨이 상이한 경우에는, 그 상이한 전압 레벨에 따라, 클램프용 n 채널 MOS 트랜지스터 N26-2 및 N26-3의 수가 조정되며, 또한 전하 공급용의 MOS 트랜지스터 P26-1, P26-2, N26-1의 수가 적당히 조정된다.
VBB 레벨 유지 회로(150f)는, 도 27에 도시되는 VNB 레벨 유지 회로(160q)와 동일한 구성을 구비하며, 작은 전하 공급력으로, 대기 상태(통상 동작 모드)시 및 데이타 유지 모드(셀프리프레시 모드)시에 있어서, 리크 전류에 의한 바이어스 전압 VBB의 상승을 보상한다.
VBB 레벨 유지 회로(150g)는, 도 28에 도시되는 VNB 레벨 유지 회로(160r)와 동일한 구성을 구비한다. 그러나, 이 VBB 레벨 유지 회로(150g)는, 내부 RAS 신호 |VRAS에 따라, 전하 공급 동작(차지펌프 동작)을 행하여, 어레이의 기판 영역의 바이어스 전압 VBB의 상승을 억제한다. 따라서, 이 VBB 레벨 유지 회로(150g)는, 통상 동작 모드시 및 데이타 유지 모드시(셀프리프레시 모드시) 어느쪽에 있어서도, 메모리 셀의 선택 동작이 행해질 때는, 차지펌프 동작을 행하여, 전하를 노드(151)로 공급한다.
[변형예]
도 32는, 어레이 바이어스 회로의 변형예의 구성을 도시하는 도면이다. 도 32에 있어서, 어레이 바이어스 회로(150)는, 주변 바이어스 회로(160)에 포함되는 VNB 발생부(165)로부터의 바이어스 전압 VNB를 배선(152)을 통해 어레이의 기판 영역으로 기판 바이어스 전압 VPB로서 인가한다. 이 도 32에 도시되는 구성에 있어서는, 메모리 셀의 트랜지스터의 백 게이트는 기판 바이어스 전압 VNB를 수신하기 위해, 그 임계 전압이 크게된다. 이 경우, 주변 회로의 구성 요소인 n 채널 MOS 트랜지스터와 메모리 셀 트랜지스터를 상이한 임계 전압의 MOS 트랜지스터로서 제조하면, 메모리 셀 트랜지스터의 임계 전압을 적당한 값으로 설정가능하다.
어레이 바이어스 회로(150)에 있어서도, 주변 바이어스 회로(160)에 포함되는 VNB 발생부(155)와 동일한 구성으로 하므로써, 저소비 전류로 안정하게 기판 바이어스 전압 VBB를 생성할 수 있다.
[다른 구성]
상기 실시예에 있어서는, 셀프리프레시 모드가 데이타 유지 모드로서 설명되어 있다. 그러나, CBR 조건과 신호 /RAS 및 /CAS를 소정 시간 L 레벨로 유지하는 조건과는 별도의 조건에 따라 반도체 기억 장치의 데이타 유지 모드가 지정되는 구성이어도 좋다.
또한, 주변 바이어스 회로는, 전원 전압(VCC 또는 VSS)과 바이어스 전압의 한쪽을 선택하여 주변 회로 기판 영역으로 인가하고 있다. 2 종류의 바이어스 전압을 구비하고, 한쪽의 바이어스 전위가 동작 모드에 따라 선택되어 주변 회로의 기판 영역으로 인가되는 구성이 이용되어도 좋다. 전원 전압은, 동작 전원 전압 VCC와 접지 전압 VSS중 어느쪽이어도 좋기 때문에, 청구항에 있어서의 전원 전압은, 이 양자를 포함하도록 사용되고 있다.
전술한 바와 같이, 본 발명에 따르면, 메모리 어레이의 기판 영역의 바이어스 전원은 고정되고, 주변 회로의 기판 영역의 바이어스 전위는 데이타 유지 모드시에는 그 절대값을 크게 하고 있기 때문에, 메모리 셀의 기억 데이타에 악영향을 미치지 않고 데이타 유지 모드시의 소비 전류를 감소시킬 수 있다.
또한, 주변 회로의 기판 영역의 바이어스 전위를 전원 전압(VCC 또는 VSS)과 그보다도 절대값이 큰 바이어스 전압중 한쪽을 선택하고 있기 때문에, 한쪽 전원 전압에 대해 1 개의 바이어스 전압만을 발생하여도 좋기 때문에, 회로 구성이 간략화되고, 또한 회로 점유 면적도 감소된다.
또한, 주변 회로의 구성 요소인 트랜지스터의 기판 영역을, 제 1 및 제 2 웰로부터 이루어지는 3 중 웰 구조로 하여, 하측의 제 1 웰을 전원 전압으로 바이어스하고 있기 때문에, CMOS 회로에 있어서도, 확실히 래치 업 현상을 방지할 수 있어서, 주변 회로를 안정하게 동작시킬 수 있다.
또한, 제 1 도전형 및 제 2 도전형의 절연 게이트형 전계 효과 트랜지스터 양자에 대해, 데이타 유지 모드시에 바이어스 전위의 절대값을 크게하고 있기 때문에, CMOS 회로에 있어서, 데이타 유지 모드시에 그 입력 신호 및 출력 신호중 어느쪽의 전위 레벨에 고정되는 경우에서도, 서브 임계 전류를 확실히 제어할 수 있어서, 소비 전류를 감소시킬 수 있다.
또한, 주변 회로의 제 1 도전형의 절연 게이트형 전계 효과 트랜지스터를 제 1 웰내에 형성하고, 또한 제 2 절연 게이트형 전계 효과 트랜지스터를, 3중 웰 구조의 기판 영역내에 구성하고 있기 때문에, 이 주변 회로의 래치 업 현상을 확실히 억제할 수 있다.
또한, 주변 바이어스 회로를, 주기적으로 발생되는 반복 신호에 따라 차지 펌프 동작을 행하여 기준 전압을 발생하는 회로와, 이 반복 신호에 따라 생성되는 제어 신호에 따라 기준 전압과 바이어스 전압을 비교하는 비교 회로와, 이 비교 회로의 출력 신호에 따라 제 2 반복 신호를 발생하는 반복 신호 발생 회로와, 이 제 2 반복 신호에 따라 차지 펌프 동작을 행하여 출력 노드로 바이어스 전압을 출력하는 바이어스 수단으로 구성하므로써, 바이어스 전압의 절대값이 소정값보다 작을 때만 차지펌프 동작을 행하여 출력 노드로 전하가 공급되며, 또한 비교 수단은, 활성화시만 비교 동작을 행하기 때문에, 이 주변 바이어스 회로의 소비 전류를 감소시킬 수 있다.
또한, 작은 전하 공급력으로 클럭 신호에 따라 차지펌프 동작을 행하여 출력 노드로 전하를 공급하는 제 1 바이어스 유지 회로와, 메모리 셀의 선택 동작 개시 지시 신호에 따라 비교적 큰 전하 공급력으로 출력 노드로 전하를 공급하는 제 2 바이어스 유지 수단을 마련하므로써, 바이어스 전압의 절대값이 작게 되는 것을 확실히 제어할 수 있으며, 안정하게 소망의 전압 레벨인 바이어스 전압을 생성할 수 있다.
또한, 비교 수단을, 제 1 제어 신호의 활성화시 제 1 및 제 2 노드를 소정 전위로 프리차지하는 프리차지 수단과, 제 2 제어 신호의 활성화에 따라 활성화되어 제 1 및 제 2 노드의 전위를 차동적으로 증폭하는 차동 증폭단과, 기준 전위와 출력 노드의 바이어스 전위를 비교하여, 양자의 차에 따른 전류를 제 1 및 제 2 노드로 공급하는 비교단으로 구성하므로써, 비교 동작 완료시 및 프리차지 동작시를 제어하고 이 차동 증폭 회로의 직류적인 전류(전원 노드로부터 접지 노드로 흐르는 전류)를 억제할 수 있어서, 소비 전류를 감소시킬 수 있다.
또한, 비교단에 있어서는, 기준 전압과 바이어스 전압을 비교하기 위한 절연 게이트형 전계 효과 트랜지스터와 제 1 및 제 2 노드 사이에 마련되며, 제 1 및 제 2 노드중 한쪽이 L 레벨일 때, 이 한쪽의 노드에 대한 전원 노드로부터의 전류 경로를 차단하도록 구성하므로써, 전원 노드로부터 한쪽의 노드 및 차동 증폭단을 통해 전류가 흐르는 것을 확실히 제어할 수 있어서, 소비 전류를 감소시킬 수 있다.
또한, 바이어스 전압을 변환시키기 위한 선택 회로를, 데이타 유지 모드 지시 신호의 전압 레벨을 변환하기 수단과, 이 레벨 변환단으로부터의 신호에 따라 전원 전압 및 바이어스 전압중 한쪽을 기판 바이어스 전압으로 하여 출력하는 변환단으로 구성하여, 이 변환단의 절연 게이트형 전계 효과 트랜지스터의 백 게이트를 바이어스 전압을 수신하도록 접속하므로써, 이 변환단의 절연 게이트형 전계 효과 트랜지스터의 기판 영역으로의 전류가 흐르는 것을 억제할 수 있어서, 소비 전류를 감소시킬 수 있다.
또한, 레벨 변환단을, 래치형의 레벨 변환 회로로 구성하면, 레벨 변환 동작 완료후 전원 노드로부터 접지 노드로 흐르는 전류를 확실히 차단할 수 있다.
또한, 전원 전압이 2.0V인 경우에서도, 확실히 필요한 전압 레벨인 바이어스 전압을 저소비 전류로 생성할 수 있다.
본 발명이 상세히 기술되고 묘사되었지만, 이는 본 발명의 제한을 의미하는 것이 아니라 단지 예시로서만 기술되었으며, 본 발명의 정신 및 범주는 첨부된 특허 청구의 범위에 의해서만 제한됨을 주지해야 한다.

Claims (14)

  1. 반도체 기억 장치(a semiconductor memory device)에 있어서,
    행렬 형태로 배치되는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(100)와,
    상기 메모리 셀 어레이가 형성되는 기판 영역에 일정 바이어스 전위(a constant bias potential)를 공급하는 어레이 바이어스 수단(150)과,
    상기 메모리 셀 어레이를 선택 상태(a selected state)로 구동하기 위한 주변 회로(122, 124, 102, 106)와,
    상기 주변 회로가 형성되는 기판 영역에 바이어스 전위를 공급하기 위한 주변 바이어스 수단(160)을 포함하며,
    상기 주변 바이어스 수단은 데이타 유지 모드 지시 신호의 활성화시 상기 주변 바이어스 수단이 공급하는 바이어스 전압의 절대값을 상기 데이타 유지 모드 지시 신호의 비활성화시의 바이어스 전압의 절대값보다도 크게 하는 바이어스 제어 수단(160g, 160p)을 포함하는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 주변 바이어스 수단(160)은,
    절대값이 전원 전압보다 큰 전압을 발생하는 바이어스 발생 수단(160a-160i ; 160k-160r)과,
    상기 데이타 유지 모드 지시 신호의 활성화에 따라 상기 바이어스 발생 수단에 의해 발생된 전압을 선택하고, 상기 데이타 유지 모드 지시 신호의 비활성화에 따라 상기 전원 전압을 선택하며, 상기 선택된 전압을 상기 주변 회로(122, 124, 102, 106)가 형성되는 기판 영역에 공급하는 선택 수단(160g, 160p)을 포함하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로는,
    제 1 도전형의 반도체층(400) 표면에 형성되는 제 1 웰(410) 표면에 형성되는 제 2 웰(420)에 형성되는 트랜지스터 소자(PT ; NT)를 포함하고,
    상기 제 1 웰(410)은 제 2 도전형을 가지며, 상기 전원 전압(Vss)으로 바이어스되고,
    상기 제 2 웰(420)은 제 1 도전형을 가지며, 상기 주변 바이어스 수단(160)으로부터의 바이어스 전압(VNBS)을 수신하는 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 주변 회로는 제 1 도전형의 제 1 절연 게이트형 전계 효과 트랜지스터(PT)와 제 2 도전형의 제 2 절연 게이트형 전계 효과 트랜지스터(NT)를 포함하며,
    상기 주변 바이어스 수단(160)은,
    상기 제 1 절연 게이트형 전계 효과 트랜지스터가 형성되는 기판 영역에 인가되는 제 1 바이어스 전압을 생성하는 수단(160a-160g)과,
    상기 제 2 절연 게이트형 전계 효과 트랜지스터가 형성되는 기판 영역에 인가되는 제 2 바이어스 전압을 생성하는 수단(160l-160p)을 포함하고,
    상기 바이어스 제어 수단(160g, 160p)은, 상기 데이타 유지 모드 지시 신호의 활성화에 따라 상기 제 1 및 제 2 바이어스 전압의 절대값 모두를 증가시키는 수단(P20-4, N29-4)을 포함하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 반도체 기억 장치는 한쪽 동작 전원 전압으로서의 제 1 전원 전압(Vcc)과 다른쪽 동작 전원 전압으로서의 제 2 전원 전압(Vss)을 가지며,
    상기 제 1 절연 게이트형 전계 효과 트랜지스터(PT)는, 제 1 도전형의 반도체층(400)의 표면에 형성되고 상기 제 1 바이어스 전압(VOBS)이 공급되는 제 2 도전형의 제 1 웰(402)내에 형성되고,
    상기 제 2 절연 게이트형 전계 효과 트랜지스터(NT)는, 상기 반도체층 표면에 상기 제 1 웰과 이격 배치되는 제 2 웰(410)의 표면에 형성되는 제 3 웰(420)내에 형성되며,
    상기 제 2 웰(410)은 상기 제 2 도전형을 가지며, 상기 제 1 전원 전압(Vcc)을 공급받으며,
    상기 제 3 웰(420)은 상기 제 1 도전형을 가지며, 상기 제 2 바이어스 전압(VNBS)을 공급받으며,
    상기 제 1 바이어스 전압(VPBS)은 절대값이 상기 제 1 전원 전압(Vcc)이상이며, 상기 제 2 바이어스 전압(VNBS)은 절대값이 제 2 전원 전압(Vss) 이상인 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 주변 바이어스 수단(160)은,
    주기적으로 클럭 신호(|V)를 생성하는 클럭 발생 수단(160a)과,
    상기 클럭 신호에 따라 차지펌프 동작(a charge pumping operation)을 수행하여 기준 전압을 발생하는 기준 전압 발생 수단(160c ; 160l)과,
    상기 클럭 신호에 따라 비교 제어 신호(/|VP, |VS)를 생성하는 제어 신호 발생 수단(160c ; 160k)과,
    상기 비교 제어 신호에 따라 상기 기준 전압과 출력 노드(161 ; 162)의 전압을 비교하여, 비교 결과를 나타내는 신호를 출력하는 비교 수단(160d ; 160m)과,
    상기 비교 수단의 비교 결과가 상기 기준 전압의 절대값이 상기 출력 노드의 전압의 절대값보다 큰 것임을 나타낼 때 활성화되어, 반복 신호를 주기적으로 발생하는 반복 신호 발생 수단과,
    상기 반복 신호 발생 수단으로부터 수신된 반복 신호에 따라 차지펌프 동작을 수행하여 상기 출력 노드로 바이어스 전압(VNO)을 출력하는 바이어스 발생 수단(160f ; 160o)을 포함하는 반도체 기억 장치.
  7. 제 6 항에 있어서,
    상기 주변 바이어스 수단(160)은,
    상기 클럭 신호에 따라 차지펌프 동작을 수행하여 상기 출력 노드(161 ; 162)에 전하를 공급하며, 상기 바이어스 발생 수단(160f ; 160o)의 전하 공급력보다 작은 전하 공급력을 갖는 제 1 바이어스 유지 수단(160h ; 160q)과,
    리프레시 동작을 수행하기 위해, 메모리 셀의 선택 동작 개시 지시 신호(PU)에 따라 차지펌프 동작을 수행하여 상기 출력 노드(161 ; 162)에 전하를 공급하고, 상기 제 1 바이어스 유지 수단의 전하 공급력보다 큰 전하 공급력을 갖는 제 2 바이어스 유지 수단(160i ; 160r)을 더 포함하는 반도체 기억 장치.
  8. 제 6 항에 있어서,
    상기 제어 신호 발생 수단(160b ; 160k)은, 상기 클럭 신호에 따라, 서로 중첩하지 않는 활성 시간 주기를 갖는 제 1 및 제 2 제어 신호(/|VP, |VS)를 발생하는 수단(I3-1 - I3-8, G3-1, G3-2)을 포함하며,
    상기 비교 수단(160d ; 160m)은,
    상기 제 1 제어 신호(/|VP)의 활성화에 따라 제 1 및 제 2 노드(NG, NH ; Dd, De)를 사전설정된 전위로 프리차지하는 프리차지 수단(P4-1, P4-2 ; P23-1, P23-2)과,
    상기 기준 전위(VrefP ; VrefN)와 상기 출력 노드(161 ; 162)의 전위(VPB ; VNB)를 비교하여, 상기 기준 전위와 상기 출력 노드의 상기 전위간의 차에 대응하는 전류를 상기 제 1 및 제 2 노드에 각각 공급하는 비교단(a comparison stage)(N4-3, N4-4 ; N23-3, P23-5)과,
    상기 제 2 제어 신호(|VS)의 활성화에 따라 활성화되어, 상기 제 1 및 제 2 노드의 전위를 차동적으로 증폭하여 상기 비교 결과를 상기 바이어스 전압으로서 나타내는 신호(PBE ; NBE)를 출력하는 차동 증폭단(a differential amplifier stage)(N4-1, N4-2 ; N23-1, N23-2)을 포함하는 반도체 기억 장치.
  9. 제 8 항에 있어서,
    상기 비교단(N4-3, N4-4 ; P23-3, P23-5)은,
    전원 노드와 제 1 노드(NG ; Dd) 사이에 접속되며, 상기 기준 전위(VrefP ; VrefN)를 그의 게이트상에서 수신하는 제 1 절연 게이트형 전계 효과 트랜지스터(N4-3 ; P23-3)와,
    상기 제 1 노드의 전위를 수신하기 위해 접속되고 상기 제 1 노드(NG ; Dd)의 전위에 따라 상기 전원 노드와 상기 제 1 노드 사이의 상기 제 1 절연 게이트형 전계 효과 트랜지스터를 통해 형성된 전류 경로를 차단하기 위한 제 1 차단 수단(P4-3, I4-1 ; P23-4, I23-1)과,
    상기 전원 노드와 제 2 노드(NH ; De) 사이에 접속되고 상기 출력 노드(161 ; 162)의 전위를 그의 게이트상에서 수신하는 제 2 절연 게이트형 전계 효과 트랜지스터(N4-4 ; P23-5)와,
    상기 제 2 노드(NH ; De)의 전위를 수신하기 위해 접속되고, 상기 제 2 노드의 전위에 따라 상기 전원 노드와 상기 제 2 노드 사이의 상기 제 2 절연 게이트형 전계 효과 트랜지스터를 통해 형성된 전류 경로를 차단하는 제 2 차단 수단(P4-4, I4-2 ; P23-6, I23-2)을 포함하는 반도체 기억 장치.
  10. 제 2 항에 있어서,
    상기 전원 전압은 한쪽 동작 전원 전압으로서의 제 1 전원 전압과 다른쪽 동작 전원 전압으로서의 제 2 전원 전압을 포함하며,
    상기 선택 수단(160g ; 160p)은,
    상기 데이타 유지 모드 지시 신호를 상기 바이어스 전압 레벨(VPD ; VNB)의 신호와 상기 제 1 전원 전압(Vss ; Vcc)의 레벨의 신호로 변환하고, 서로 상보적인 제 1 및 제 2 선택 신호를 생성하는 레벨 변환 수단(P20-1, P20-2 ; N29-2, N29-3)과,
    상기 레벨 변환 수단으로부터의 제 1 선택 신호의 활성화에 따라 도통되어, 상기 바이어스 전압을 출력 노드(NT ; Dr)로 전달하는 제 1 절연 게이트형 전계 효과 트랜지스터(P20-4 ; N29-5)와,
    상기 레벨 변환 수단으로부터의 제 2 선택 신호의 활성화에 따라 도통되어, 상기 제 2 전원 전압(Vcc ; Vss)을 상기 출력 노드로 전달하는 제 2 절연 게이트형 전계 효과 트랜지스터(P20-4 ; N29-4)를 구비하고,
    상기 제 2 절연 게이트형 전계 효과 트랜지스터의 백 게이트는 상기 바이어스 전압을 수신하기 위해 접속되는 반도체 기억 장치.
  11. 제 4 항에 있어서,
    상기 제 1 바이어스 전압(VPBS)은 2.0 V 이하의 값을 갖는 정(positive) 전원 전압(Vcc) 이상의 전압 레벨을 가지며,
    상기 제 2 바이어스 전압(VNBS)은 접지 전압(Vss) 이하의 전압 레벨을 갖는 반도체 기억 장치.
  12. 제 1 항에 있어서,
    상기 메모리 셀 어레이내의 메모리 셀의 각 열(BL, /BL)에 대응하여 마련되고, 대응하는 열을 사전설정된 전위로 프리차지하고, 제 1 전원 전위(Vss)를 수신하는 백 게이트(a back gate)를 갖는 절연 게이트형 전계 효과 트랜지스터(NQ3-NQ5)를 구비하는 프리차지 수단(P/E)과,
    각각의 열에 대응하여 마련되고, 활성화될 때 대응하는 열의 전위를 증폭하고, 제 2 전원 전위(Vcc)를 수신하는 백 게이트를 갖는 제 1 절연 게이트형 전계 효과 트랜지스터(PQ1, PQ2)와, 제 2 전원 전위를 수신하는 백 게이트를 갖는 제 2 절연 게이트형 전계 효과 트랜지스터(NQ1, NQ3)를 구비하는 센스 앰프 수단(SA)을 더 포함하는 반도체 기억 장치.
  13. 제 1 항에 있어서,
    상기 다수의 메모리 셀(MC) 각각은,
    상기 어레이 바이어스 수단(150)으로부터 부(negative)의 전위(VBB)를 상기 일정 바이어스 전위로서 수신하는 백 게이트를 상기 기판 영역으로서 갖는 절연 게이트형 전계 효과 트랜지스터(MT)를 포함하는 반도체 기억 장치.
  14. 제 1 항에 있어서,
    상기 어레이 바이어스 수단(150)은 상기 바이어스 발생 수단(165 ; 160k-160r)으로부터 전압을 수신하여, 상기 메모리 셀 어레이(100)의 상기 기판 영역으로 인가하는 수단(152)을 포함하는 반도체 기억 장치.
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