KR20000045396A - 기판 바이어스전압 발생장치 - Google Patents
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Abstract
본 발명은 기판 바이어스전압 발생장치에 관한 것으로, 특히 전압 분배방식에 의해 기판 바이어스전압의 전위를 감지하는 전압 분배부를 이루는 두 저항소자의 사이에, 클럭 인에이블신호와 셀프 리프레쉬 제어신호의 조합으로 발생된 대기모드여부 판별신호에 의해 스위칭여부가 제어되어 상호 차등적인 저항성분을 갖고 형성되는 두 경로에 의해 상기 두 저항소자를 연결하여 모드별 기판 바이어스전압의 전위수준을 차등적으로 제어하도록 하는 전위 제어부를 구비하므로써, 대기모드시의 누설전류를 대폭 감소시켜 저전력을 실현한 기판 바이어스전압 발생장치에 관한 것이다.
Description
본 발명은 기판 바이어스전압 발생장치에 관한 것으로, 보다 상세하게는 대기모드에서의 기판 바이어스전압의 전위수준을 동작모드시보다 더 낮게 제어하므로써 대기모드시의 누설전류를 감소시켜 저전력을 실현한 기판 바이어스전압 발생장치에 관한 것이다.
일반적으로, 디램의 전류 중 파워만 인가했을 때 흐르는 전류를 Icc2(precharge stand by current)라 하며, 상기 Icc2 전류는 각 전압 발생기의 전위감지시 흐르는 전류가 약 50%가 되며, 누설전류(leakage current)가 그 나머지 50%정도를 차지하게 된다.
또한, 상기 누설전류(leakage current)는 셀 트렌지스터의 오프누설(off leakage)과 접합누설(junction leakage)로 이루어지며, 셀 트랜지스터가 상대적으로 많은 수를 차지하는 디램에서는 셀의 누설 전류량이 상당한 부분을 차지한다.
그리고, 디램이 대용량화·고집적화되어감에 따라 메모리 셀 및 그에따른 셀 트랜지스터의 수가 급증하는 동시에 상기 셀 트랜지스터들의 길이는 반대로 줄어들게 되면서 셀 트랜지스터에 의한 누설전류량의 비중이 훨씬 더 커지게 되었으며, 상기 셀 트랜지스터에 의한 누설전류량을 줄이기 위해 셀 트랜지스터의 벌크단에 기판 바이어스전압(Vbb)을 인가하여 문턱전위(threshold voltage: Vt)를 높이는 방법이 통상적으로 사용되고 있다.
그래서, 전원전압(Vcc=3∼5V)으로부터 -2V∼-3V정도의 전압을 발생하는 내부 기판 바이어스회로에 의해 생성되는 기판 바이어스전압(Vbb)은 NMOS를 둘러싸고 있는 P-웰에 인가되며, 디램(DRAM)칩내의 PN접합이 부분적으로 정바이어스(Forward Bias)되는 것을 방지하여 메모리 셀의 데이타 손실 및 래치-업(latch-up)등을 막도록 제어한다.
또한, 상기 기판 바이어스전압(Vbb)은 본체효과(Body Effect)에 따른 모스의 문턱전압(Threshold Voltage)변화를 줄여주어 회로동작을 안정화시키고, 상기 감소된 문턱전압의 변동폭(ΔVT)은 워드라인 전압의 승압폭을 작게하여 그만큼 소자의 신뢰성을 향상시키며 역바이어스(Reverse Bias)로 걸어줄 경우 PN 접합용량이 줄어들어 회로를 고속화시킬 수 있게 된다.
따라서, 상기 기판 바이어스전압(Vbb)을 정확히 감지하여 안정적인 전위수준으로 인가되도록 제어하는 것은 회로동작에 있어 매우 중요하다고 할 수 있겠다.
도 1 은 종래에 사용된 기판 바이어스전압 발생장치의 제1 실시예를 도시한 구성도로, 외부 전원전압을 변환하여 소정의 네거티브(-)전위를 갖고 기판(substrate)에 인가되는 기판 바이어스전압(Vbb)의 전위수준을 감지하는 전위 감지수단(10)과, 상기 전위 감지수단(10)의 출력신호를 입력받아 이에따라 일정주기를 갖고 펄스신호를 발생시키는 발진수단(20)과, 상기 발진수단(20)에서 발생된 펄스신호를 입력받아 주기적으로 전하펌핑을 수행하는 펌핑수단(30)을 구비한다.
상기 전위 감지수단(10)은 전원전압(Vdd) 인가단과 일정노드(N1) 사이에 연결되며 게이트단이 접지연결된 PMOS 트랜지스터(MP1)와, 상기 노드(N1)와 접지단 사이에 상호 직렬연결되며 각각의 게이트단으로 기판 바이어스전압(Vbb)이 인가되는 PMOS 트랜지스터(MP2, MP3)로 구성되는 전압분배부(1)와; 상기 전압분배부(1)에 의해 감지된 기판 바이어스전압(Vbb)의 전위수준을 버퍼링하여 후단의 발진수단(20)으로 펌프 인에이블 제어신호(bbe)를 발생시키는 버퍼링부(5)를 구비한다.
도 2 는 종래에 사용된 기판 바이어스전압 발생장치의 제2 실시예를 도시한 구성도로, 도 1 에 도시된 전압 분배부(1)를 이루는 상호 직렬연결된 PMOS 트랜지스터(MP2, MP3)를 상기 노드(N1)와 기판 바이어스전압(Vbb) 인가단 사이에 연결하며 각각의 게이트단을 접지시켜 구성하는 차이만이 있을 뿐 기타 구성은 동일하므로 자세한 설명은 생략하기로 한다.
상기 구성을 갖는 종래의 기판 바이어스전압 발생장치는 전압분배방식에 의해 기판 바이어스전압(Vbb)의 전위수준을 감지하여 기판 바이어스전압의 펌핑을 제어하게 되는데, 칩의 누설전류를 줄이기 위해 사용하는 기판 바이어스전압(Vbb)이 메모리소자의 모드에 상관없이 항상 일정한 전위를 갖고 인가되기 때문에 디램 상태에 따라 전력소모를 줄이기 위한 별도의 방안이 포함되어 있지 않게 된다.
다시 말해, 종래에 사용된 기판 바이어스전압 발생장치는 기판 바이어스전압(Vbb)을 메모리 칩이 대기모드(stand-by mode)이거나 동작모드(예를들어, 액티브 모드, 버스트 모드, 자동 리프레쉬 모드, 셀프 리프레쉬 모드 등이 있다)이거나에 상관없이 동일한 전위레벨로 적용하므로써, 결과적으로 대기모드시의 누설전류를 줄일 수 없게 되는 전력상의 문제점이 유발된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 모드별 기판 바이어스전압의 전위를 차등적으로 제어하므로써, 대기모드시의 누설전류량을 감소시켜 저전력을 실현하도록 한 기판 바이어스전압 발생장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 기판 바이어스전압 발생수단은 외부 전원전압을 변환하여 소정의 네거티브전위를 갖고 기판에 인가되는 기판 바이어스전압의 전위수준을 감지하는 전위 감지수단과, 상기 전위 감지수단의 출력신호를 입력받아 이에따라 일정주기를 갖고 펄스신호를 발생시키는 발진수단과, 상기 발진수단에서 발생된 펄스신호를 입력받아 주기적으로 상기 기판 바이어스전압의 전하펌핑을 수행하는 펌핑수단을 구비하는 기판 바이어스전압 발생장치에 있어서;
상기 전위 감지수단은 전원전압 인가단과 접지단 사이에 상호 직렬연결된 두 저항소자로 이루어진 전압 분배부와,
상기 전압 분배부내 두 저항소자의 사이에 연결되며, 클럭 인에이블신호와 셀프 리프레쉬 제어신호의 조합으로 발생된 대기모드여부 판별신호에 의해 스위칭여부가 제어되어 상호 차등적인 저항성분을 갖고 형성되는 두 경로에 의해 상기 두 저항소자를 연결하여 모드별 기판 바이어스전압의 전위수준을 차등적으로 제어하는 전위 제어부와,
상기 전압 분배부내 두 저항소자의 연결노드의 전위를 버퍼링하여 펌프 인에이블신호를 발생시키는 버퍼링부를 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 기판 바이어스전압 발생장치의 제 1 실시예를 도시한 구성도
도 2 는 종래에 사용된 기판 바이어스전압 발생장치의 제 2 실시예를 도시한 구성도
도 3 은 본 발명에 따른 기판 바이어스전압 발생장치의 제 1 실시예를 도시한 구성도
도 4 는 본 발명에 따른 기판 바이어스전압 발생장치의 제 2 실시예를 도시한 구성도
<도면의 주요부분에 대한 부호의 설명>
1: 전압 분배부 3, 4: 전위 제어부
5: 버퍼링부 10, 12, 14, 16: 전위 감지수단
20: 발진수단 30: 펌핑수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 기판 바이어스전압 발생장치의 제1 실시예를 도시한 구성도로, 외부 전원전압을 변환하여 소정의 네거티브(-)전위를 갖고 기판에 인가되는 기판 바이어스전압(Vbb)의 전위수준을 감지하여 펌프 인에이블신호(bbe)를 발생시키는 전위 감지수단(14)과, 상기 펌프 인에이블신호(bbe)를 입력받아 이에따라 일정주기를 갖는 펄스신호를 발생시키는 발진수단(20)과, 상기 발진수단(20)에서 발생된 펄스신호를 입력받아 주기적으로 상기 기판 바이어스전압(Vbb)의 전하펌핑을 수행하는 펌핑수단(30)을 구비한다.
그리고, 상기 전위 감지수단(14)은 전원전압(Vdd) 인가단과 접지단 사이에 상호 직렬연결된 두 저항소자로 이루어진 전압 분배부(1)와, 상기 전압 분배부(1)내 두 저항소자의 사이에 연결되며 클럭 인에이블신호(cke)와 셀프 리프레쉬 제어신호(sref)의 조합으로 발생된 대기모드여부 판별신호(stb)에 의해 스위칭여부가 제어되어 상호 차등적인 저항성분을 갖고 형성되는 두 경로에 의해 상기 두 저항소자를 연결하여 모드별 기판 바이어스전압(Vbb)의 전위수준을 차등적으로 제어하는 전위 제어부(3)와, 상기 전압 분배부(1)내 두 저항소자의 연결노드(N1)의 전위를 버퍼링하여 펌프 인에이블신호(bbe)를 발생시키는 버퍼링부(5)를 구비한다.
동 도면의 경우, 상기 전압 분배부(1)는 전원전압(Vdd) 인가단에 소오스가 연결되며 게이트가 접지된 제1 PMOS 트랜지스터(MP1)와, 상기 제1 PMOS 트랜지스터(MP1)와 접지단 사이에 연결되며 게이트단이 기판 바이어스전압(Vbb) 인가단에 연결된 제2 PMOS 트랜지스터(MP2)로 구성된다.
그리고, 상기 전위 제어부(3)는 클럭 인에이블신호(cke)와 상기 셀프 리프레쉬신호(sref)를 입력받아 이들 신호의 조합에 의해 대기모드여부 판별신호(stb)를 발생시키는 노아게이트(NOR1)와, 상기 대기모드여부 판별신호(stb)의 인에이블여부에 따라 각각 선택적으로 스위칭되어 상기 전압 분배부(1)내 두 PMOS 트랜지스터(MP1, MP2)를 2가지 다른 경로로 연결하는 NMOS트랜지스터(MN1)와 PMOS 트랜지스터(MP3)로 구성된다.
이때, 상기 대기모드여부 판별신호(stb)가 인에이블되었을 경우 즉, 대기모드시 스위칭되는 상기 전위 제어부(3)내의 NMOS 트랜지스터(MN1)의 저항성분을 대기모드를 제외한 모드(예를들어, 액티브 모드, 버스트 모드, 자동 리프레쉬 모드, 셀프 리프레쉬 모드 등이 있다)시 스위칭되는 PMOS 트랜지스터(MP3)의 저항성분보다 크게 설정해주므로써, 대기모드시의 기판 바이어스전압(Vbb)의 감지레벨이 대기모드시가 아닌 경우보다 상대적으로 낮게 제어할 수 있도록 한다.
또한, 상기 버퍼링부(5)는 상호 직렬연결된 다수개의 인버터(동 도면의 경우, 간단히 2개의 인버터(I1, I2)로 도시함)로 구성된다.
도 4 는 본 발명에 따른 기판 바이어스전압 발생장치의 제2 실시예를 도시한 구성도로, 도 3 에 도시된 기판 바이어스전압 발생장치의 기본 구성과 동일하며, 단지 전위 감지수단(16)내 전위 제어부(4)의 구성만이 차이가 있으며, 그 구성은 다음과 같다.
우선, 클럭 인에이블신호(cke)와 셀프 리프레쉬 제어신호(sref)의 노아조합에 의해 발생된 대기모드 여부 판별신호(stb)가 직접 게이트단으로 인가되는 PMOS트랜지스터(MP3)와, 상기 대기모드 여부 판별신호(stb)를 인버터(I3)를 거쳐 반전시켜 게이트단으로 인가하여 그 스위칭을 제어하는 PMOS 트랜지스터(MP4)를 구비하여, 모드별 차등적인 두 경로에 의해 기판 바이어스전압(Vbb)의 전위레벨을 감지할 수 있도록 제어한다.
물론, 동 도면의 경우에서도 대기모드시의 기판 바이어스전압(Vbb)의 감지레벨이 대기모드시가 아닌 경우보다 상대적으로 더 낮게 제어할 수 있도록 대기모드시 턴-온되는 PMOS 트랜지스터(MP4)의 저항성분을 대기모드가 아닌 경우에 턴-온되는 PMOS 트랜지스터(MP3)의 저항성분보다 더 크게 설정해 주게 된다.
이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 설명하기로 한다.
우선, 대기모드가 아닌 경우에는 클럭 인에이블신호(cke)나 셀프 리프레쉬 제어신호(sref)가 '하이레벨'신호가 되기 때문에, 상기 전위레벨 감지수단(14, 16)내 전위 제어부(3, 4)를 이루는 노아게이트(NOR1)의 출력신호(stb)는 '로우레벨' 신호가 된다.
이에따라, 전위 제어부(3, 4)내 PMOS 트랜지스터(MP3)가 턴-온되면서 PMOS 트랜지스터(MP1)의 저항성분과 상기 직렬연결된 두 PMOS 트랜지스터(MP2, MP3) 저항성분을 합한 저항성분과의 비로 상기 노드(N1)의 전위가 결정된다.
그런데, 상기 노드(N1)의 전위는 초기 기판 바이어스전압(Vbb)이 높을 때 후단의 인버터(I1)의 스위칭전위보다 높은 상태에 있다가, 기판 바이어스전압(Vbb)펌핑에 의해 Vbb 전위가 점점 내려가면서, PMOS트랜지스터(MP2)의 저항성분이 점점 작아져 상기 노드(N1)의 전위도 점차 내려가게 된다. 그 후, Vbb의 전위가 상기 전위 제어부(3, 4)내 PMOS 트랜지스터(MP3)의 저항값에 의해 조절된 Vbb전위 목표값(즉, 대기모드가 아닐 경우의 목표값)까지 내려가면, 상기 노드(N1)의 전위는 후단에 연결된 인버터(I1)의 스위칭전위로 내려와 결국 상기 인버터(I1)를 스위칭시키게 된다. 그래서, 펌프 인에이블신호(bbe)를 '로직로우'로 출력시켜 후단의 펌핑수단(30)을 디스에이블시키도록 제어하게 된다.
한편, 상기 Vbb의 전위가 상기 인버터(I1)의 스위칭전위보다 낮은 상태에 있다가, 점점 상승하여 상기 노드(N1)의 전위가 상기 인버터(I1)의 스위칭전위가 되면, 이의 스위칭에 의해 펌프 인에이블신호(bbe)를 '로직하이'로 발생시켜, 후단의 펌핑수단(30)을 인에이블시키게 된다.
상기 동작의 반복으로, Vbb의 전위를 대기모드가 아닌 경우에 미리 설정해 둔 목표값에 맞출 수 있게 된다.
반대로, 대기모드인 경우에는 클럭 인에이블신호(cke)와 셀프 리프레쉬 제어신호(sref)가 모두 '로우레벨' 신호가 되기 때문에, 상기 전위레벨 감지수단(14, 16)내 전위 제어부(3, 4)를 이루는 노아게이트(NOR1)의 출력신호(stb)는 '하이레벨' 신호가 된다.
이에따라, 도 3 및 도 4에 도시된 전위 제어부(3, 4)내 각각의 NMOS 트랜지스터(MN1)과 PMOS 트랜지스터(MP4)를 턴-온시키게 되어, 상기 PMOS 트랜지스터(MP1)의 저항성분과 상기 직렬연결된 두 MOS 트랜지스터(MP2와 MN1, MP2와 MP4) 저항성분을 합한 저항성분과의 비로 상기 노드(N1)의 전위가 결정된다.
그런데, 상기 노드(N1)의 전위는 초기 기판 바이어스전압(Vbb)이 높을 때 후단의 인버터(I1)의 스위칭전위보다 높은 상태에 있다가, 기판 바이어스전압(Vbb)펌핑에 의해 Vbb 전위가 점점 내려가면서, PMOS트랜지스터(MP2)의 저항성분이 점점 작아져 상기 노드(N1)의 전위도 점차 내려가게 된다. 그 후, Vbb의 전위가 상기 도3 및 도 4에 도시된 전위 제어부(3, 4)내 각각의 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터(MP3)의 저항값에 의해 조절된 Vbb전위 목표값(즉, 대기모드인 경우의 목표값)까지 내려가면, 상기 노드(N1)의 전위는 후단에 연결된 인버터(I1)의 스위칭전위로 내려와 결국 상기 인버터(I1)를 스위칭시키게 된다. 그래서, 펌프 인에이블신호(bbe)를 '로직로우'로 출력시켜 후단의 펌핑수단(30)을 디스에이블시키도록 제어하게 된다.
한편, 상기 Vbb의 전위가 상기 인버터(I1)의 스위칭전위보다 낮은 상태에 있다가, 점점 상승하여 상기 노드(N1)의 전위가 상기 인버터(I1)의 스위칭전위가 되면, 이의 스위칭에 의해 펌프 인에이블신호(bbe)를 '로직하이'로 발생시켜 후단의 펌핑수단(30)을 인에이블시키게 된다.
상기 동작의 반복으로, Vbb의 전위를 대기모드인 경우에 미리 설정해 둔 목표값에 맞출 수 있게 된다.
이상에서 설명한 바와같이 본 발명에 따른 기판 바이어스전압 발생장치에 의하면, 기판 바이어스전압의 전위수준을 2가지 모드(대기모드와 비 대기모드)에 대해 상호 차등적으로 제어하므로써, 비 대기모드시에는 기판 바이어스전압의 전위를 보다 높게 제어하여 속도면에서 손해를 방지할 수 있게 되며, 대기모드시에는 기판 바이어스전압의 전위를 상대적으로 더 낮아지도록 제어하므로써, 셀 트랜지스터의 누설전류를 감소시켜 저전력실현을 가능케 할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 외부 전원전압을 변환하여 소정의 네거티브전위를 갖고 기판에 인가되는 기판 바이어스전압의 전위수준을 감지하는 전위 감지수단과, 상기 전위 감지수단의 출력신호를 입력받아 이에따라 일정주기를 갖고 펄스신호를 발생시키는 발진수단과, 상기 발진수단에서 발생된 펄스신호를 입력받아 주기적으로 상기 기판 바이어스전압의 전하펌핑을 수행하는 펌핑수단을 구비하는 기판 바이어스전압 발생장치에 있어서;상기 전위 감지수단은 전원전압 인가단과 접지단 사이에 상호 직렬연결된 두 저항소자로 이루어진 전압 분배부와,상기 전압 분배부내 두 저항소자의 사이에 연결되며, 클럭 인에이블신호와 셀프 리프레쉬 제어신호의 조합으로 발생된 대기모드여부 판별신호에 의해 스위칭여부가 제어되어 상호 차등적인 저항성분을 갖고 형성되는 두 경로에 의해 상기 두 저항소자를 연결하여 모드별 기판 바이어스전압의 전위수준을 차등적으로 제어하는 전위 제어부와,상기 전압 분배부내 두 저항소자의 연결노드의 전위를 버퍼링하여 펌프 인에이블신호를 발생시키는 버퍼링부를 구비하는 것을 특징으로 하는 기판 바이어스전압 발생장치.
- 제 1 항에 있어서,상기 전압 분배부는 전원전압 인가단에 소오스가 연결되며, 게이트가 접지된 제1 PMOS 트랜지스터와,상기 제1 PMOS 트랜지스터와 접지단 사이에 연결되며, 게이트단이 기판 바이어스 인가단에 연결된 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 기판 바이어스전압 발생장치.
- 제 1 항에 있어서,상기 전위 제어부는 상기 클럭 인에이블신호와 상기 셀프 리프레쉬신호를 입력받아 이들 신호의 조합에 의해 대기모드여부 판별신호를 발생시키는 논리소자와,상기 대기모드여부 판별신호의 인에이블 여부에 따라 각각 선택적으로 스위칭되는 제1 및 제2 스위칭소자를 구비하되;상기 제1 스위칭소자의 저항성분이 상기 제2 스위칭소자의 저항성분보다 큰 것을 특징으로 하는 기판 바이어스전압 발생장치.
- 제 3 항에 있어서,상기 논리소자는 노아게이트로 구성하는 것을 특징으로 하는 기판 바이어스전압 발생장치.
- 제 3 항에 있어서,상기 제1 및 제2 스위칭소자는 각각 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 기판 바이어스전압 발생장치.
- 제 3 항에 있어서,상기 버퍼링부는 직렬연결된 다수개의 인버터로 구성하는 것을 특징으로 하는 기판 바이어스전압 발생장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061954A KR20000045396A (ko) | 1998-12-30 | 1998-12-30 | 기판 바이어스전압 발생장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061954A KR20000045396A (ko) | 1998-12-30 | 1998-12-30 | 기판 바이어스전압 발생장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000045396A true KR20000045396A (ko) | 2000-07-15 |
Family
ID=19568650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061954A KR20000045396A (ko) | 1998-12-30 | 1998-12-30 | 기판 바이어스전압 발생장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000045396A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728975B1 (ko) * | 2006-01-13 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부 전위 발생 회로 |
| KR100833587B1 (ko) * | 2001-12-22 | 2008-05-30 | 주식회사 하이닉스반도체 | 리프레시 특성 향상을 위한 반도체 메모리 장치 |
| US8044392B2 (en) | 2005-11-17 | 2011-10-25 | Samsung Electronics Co., Ltd. | Display device and method for manufacturing the same |
-
1998
- 1998-12-30 KR KR1019980061954A patent/KR20000045396A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833587B1 (ko) * | 2001-12-22 | 2008-05-30 | 주식회사 하이닉스반도체 | 리프레시 특성 향상을 위한 반도체 메모리 장치 |
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| US7468928B2 (en) | 2006-01-13 | 2008-12-23 | Hynix Semiconductor Inc. | Internal voltage generation circuit of semiconductor memory device |
| US7778100B2 (en) | 2006-01-13 | 2010-08-17 | Hynix Semiconductor Inc. | Internal voltage generation circuit of semiconductor memory device |
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