KR100824777B1 - 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법 - Google Patents

로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법 Download PDF

Info

Publication number
KR100824777B1
KR100824777B1 KR1020070012681A KR20070012681A KR100824777B1 KR 100824777 B1 KR100824777 B1 KR 100824777B1 KR 1020070012681 A KR1020070012681 A KR 1020070012681A KR 20070012681 A KR20070012681 A KR 20070012681A KR 100824777 B1 KR100824777 B1 KR 100824777B1
Authority
KR
South Korea
Prior art keywords
signal
column
pulse generator
address strobe
gate
Prior art date
Application number
KR1020070012681A
Other languages
English (en)
Inventor
천권수
나병욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070012681A priority Critical patent/KR100824777B1/ko
Priority to DE102008008195A priority patent/DE102008008195A1/de
Priority to US12/012,244 priority patent/US7764562B2/en
Priority to CN2008101446048A priority patent/CN101329896B/zh
Application granted granted Critical
Publication of KR100824777B1 publication Critical patent/KR100824777B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는 반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법이 개시된다. 반도체 메모리 장치는 로우 경로, 리셋 신호 발생회로 및 칼럼 경로를 포함한다. 로우 경로는 파워-업 신호에 응답하여 초기화되고, 리셋 신호 발생회로는 상기 파워-업 신호를 지연시켜 칼럼 리셋 신호를 발생시킨다. 칼럼 경로는 칼럼 리셋 신호에 응답하여 초기화된다. 따라서, 반도체 메모리 장치는 로우 경로와 칼럼 경로에 대해 초기화 시점을 다르게 함으로써 파워-업시 내부 전원전압의 셋업 시간이 짧게 할 수 있다.

Description

로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는 반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법{SEMICONDUCTOR MEMORY DEVICE HAVING A DIFFERENT TIME POINT OF INITIALIZATION FOR ROW PATH AND COLUMN PATH, AND METHOD OF INITIALIZING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 초기화 과정의 하나의 실시예를 나타내는 타이밍도이다.
도 3은 도 1의 반도체 메모리 장치의 초기화 과정의 다른 하나의 실시예를 나타내는 타이밍도이다.
도 4는 도 1에 도시된 반도체 메모리 장치에 포함된 리셋 신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 5는 도 4에 도시된 리셋 신호 발생회로에 포함된 펄스 발생기의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 5의 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 7은 도 4에 도시된 리셋 신호 발생회로에 포함된 펄스 발생기의 다른 하나의 실시예를 나타내는 회로도이다.
도 8은 도 7의 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 9는 도 1에 도시된 반도체 메모리 장치에 포함된 리셋 신호 발생회로의 다른 하나의 실시예를 나타내는 회로도이다.
도 10은 도 9에 도시된 리셋 신호 발생회로에 포함된 펄스 발생기의 하나의 실시예를 나타내는 회로도이다.
도 11은 도 9에 도시된 리셋 신호 발생회로에 포함된 펄스 발생기의 다른 하나의 실시예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 반도체 메모리 장치
1100 : 어드레스 입력버퍼
1200 : 파워-업 회로
1300, 1300a, 1300b : 리셋 신호 발생회로
1310, 1310a, 1310b, 1380a, 1380b : 펄스 발생기
1400 : 로우 디코더
1500 : 칼럼 디코더
1600 : 메모리 셀 어레이
1700 : 입출력 센스앰프
1800 : 입출력 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 내부 전원전압의 셋업 시간이 짧은 반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법에 관한 것이다.
반도체 메모리 장치는 수신된 데이터를 메모리 셀에 저장하고, 메모리 셀에 저장된 데이터를 외부로 출력하는 기능을 수행한다. 반도체 메모리 장치를 구성하는 메모리 셀들 각각에 데이터를 기록하거나 메모리 셀들로부터 데이터를 독출하기 위해서 메모리 셀들에 연결된 워드라인들을 활성화시킨다. 워드라인들은 액티브 커맨드에 응답하여 인에이블 되고, 프리차지 커맨드에 응답하여 디스에이블 된다.
반도체 메모리 장치의 내부에는 래치를 포함하는 로직 회로들이 존재한다. 이런 로직 회로들은 반도체 메모리 장치가 동작하기 전에 초기화시킬 필요가 있다. 종래에는 반도체 메모리 장치의 파워-업 신호를 이용하여 래치를 포함하는 로직 회로들을 리셋시켰다.
그런데, 초기화가 완료되었을 때 파워-업 신호가 천이하면서 서지 전류(surge current)가 발생된다. 이 서지 전류는 반도체 메모리 장치의 동작을 위해 사용되는 내부 전원전압의 셋업 시간을 지연시킬 수 있다.
따라서, 반도체 메모리 장치의 동작을 위해 사용되는 내부 전원전압의 셋업 시간이 짧은 반도체 메모리 장치가 필요하다.
본 발명의 목적은 로우 경로와 칼럼 경로에 대해 초기화 시점을 다르게 함으 로써 파워-업시 내부 전원전압의 셋업 시간이 짧은 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는 반도체 메모리 장치의 초기화 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 로우 경로, 리셋 신호 발생회로 및 칼럼 경로를 포함한다.
로우 경로는 파워-업 신호에 응답하여 초기화되고, 로우 어드레스 신호를 디코딩하여 워드라인 인에이블 신호를 발생시키고, 상기 워드라인 인에이블 신호를 메모리 셀 어레이에 제공한다. 리셋 신호 발생회로는 상기 파워-업 신호를 지연시켜 칼럼 리셋 신호를 발생시킨다. 칼럼 경로는 상기 칼럼 리셋 신호에 응답하여 초기화되고, 칼럼 어드레스 신호를 디코딩하여 칼럼 선택 신호를 발생시키고, 상기 칼럼 선택신호를 메모리 셀 어레이에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 로우 경로와 상기 칼럼 경로는 서로 다른 시점에 초기화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 경로는 파워-업 영역에서 초기화되고, 상기 칼럼 경로는 모드 설정 영역에서 초기화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 로우 경로는 파워-업 영역에서 초기화되고, 상기 칼럼 경로는 오토 리프레쉬 영역에서 초기화될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 신호 발생회로는 펄스 발생기 및 스위치를 포함한다.
펄스 발생기는 커맨드 신호에 응답하여 제어 펄스를 발생시킨다. 스위치는 상기 제어 펄스에 응답하여 상기 파워-업 신호를 제 1 노드에 전달한다.
본 발명의 하나의 실시예에 의하면, 상기 커맨드 신호는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 신호 발생회로는 인버터 및 트랜지스터를 더 포함할 수 있다.
인버터는 상기 파워-업 신호를 반전시키고, 트랜지스터는 상기 인버터의 출력신호에 응답하여 상기 제 1 노드에 기준전압을 공급한다. 기준전압은 반도체 메모리 장치의 내부에서 사용되는 전원전압일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 신호 발생회로는 상기 제 1 노드의 전압신호를 래치하고 상기 칼럼 리셋 신호를 출력하는 래치 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 펄스 발생기는 NOR 게이트, 지연회로 및 AND 게이트를 포함한다.
NOR 게이트는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 대해 비논리합 연산을 수행한다. 지연회로는 상기 NOR 게이트의 출력신호를 지연시킨다. AND 게이트는 상기 지연회로의 출력신호와 상기 NOR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제어 펄 스를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 펄스 발생기는 모드 설정 영역에서 상기 제어 펄스를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 펄스 발생기는 인버터, NOR 게이트, 지연회로 및 AND 게이트를 포함한다.
인버터는 기입 인에이블 신호를 반전시킨다. NOR 게이트는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상기 인버터의 출력신호에 대해 비논리합 연산을 수행한다. 지연회로는 상기 NOR 게이트의 출력신호를 지연시킨다. AND 게이트는 상기 지연회로의 출력신호와 상기 NOR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제어 펄스를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 펄스 발생기는 오토 리프레쉬 영역에서 상기 제어 펄스를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 신호 발생회로는 스위치, 래치 회로, 제 1 인버터, 및 펄스 발생기를 포함한다.
스위치는 제어 펄스에 응답하여 상기 파워-업 신호를 제 1 노드에 전달한다. 래치 회로는 상기 제 1 노드의 전압신호를 래치한다. 제 1 인버터는 상기 래치 회 로의 출력신호를 반전시키고 상기 칼럼 리셋 신호를 출력한다. 펄스 발생기는 커맨드 신호 및 상기 칼럼 리셋신호에 응답하여 상기 제어 펄스를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 신호 발생회로는 상기 파워-업 신호를 반전시키는 인버터, 및 상기 인버터의 출력신호에 응답하여 상기 제 1 노드에 기준전압을 인가하는 트랜지스터를 더 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 초기화 방법은 파워-업 신호에 응답하여 로우 경로를 초기화하는 단계, 상기 파워-업 신호를 지연시켜 칼럼 리셋 신호를 발생시키는 단계, 및 상기 칼럼 리셋 신호에 응답하여 칼럼 경로를 초기화하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치는 로우 경로와 칼럼 경로에 대해 초기화 시점을 다르게 함으로써 파워-업시 서지 전류의 피크치를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(1000)는 어드레스 입력 버퍼(1100), 파워-업 회로(1200), 리셋 신호 발생회로(1300), 로우 디코더(1400), 칼럼 디코더(1500) 및 메모리 셀 어레이(1600)를 구비한다.
어드레스 입력 버퍼(1100)는 외부 어드레스(ADDR)에 기초하여 로우 어드레스 신호(ADDR_X)와 칼럼 어드레스 신호(ADDR_Y)를 발생시킨다. 파워-업 회로(1200)는 외부 전원전압(VEXT)에 기초하여 파워-업 신호(VCCHB)를 발생시킨다. 리셋 신호 발생회로(1300)는 파워-업 신호(VCCHB)에 기초하여 칼럼 리셋 신호(RESC)를 발생시킨 다. 로우 디코더(1400)는 로우 리셋 신호(RESR)에 응답하여 초기화되고, 로우 어드레스 신호(ADDR_X)를 디코딩하여 워드라인 인에이블 신호(WL)를 발생시켜 메모리 셀 어레이(1600)에 제공한다. 로우 리셋 신호(RESR)는 파워-업 신호(VCCHB)와 동일한 로직 상태를 가지는 신호이다. 칼럼 디코더(1500)는 칼럼 리셋 신호(RESC)에 응답하여 초기화되고, 칼럼 어드레스 신호(ADDR_Y)를 디코딩하여 칼럼 선택 신호(CSL)를 발생시켜 메모리 셀 어레이(1600)에 제공한다.
또한, 반도체 메모리 장치(1000)는 입출력 센스앰프(1700) 및 입출력 회로(1800)를 구비한다. 입출력 센스앰프(1700)는 메모리 셀 어레이(1600)로부터 출력되는 데이터를 증폭하고, 외부로부터 입력되는 데이터를 메모리 셀 어레이에 전달한다. 입출력 회로(1800)는 외부로부터 입력 데이터(DIN)를 수신하거나, 입출력 센스앰프(1700)의 출력 데이터를 수신하여 버퍼링하고 출력 클럭(CLKDQ)에 응답하여 출력 데이터(DOUT)를 발생시킨다.
도 2는 도 1의 반도체 메모리 장치의 초기화 과정의 하나의 실시예를 나타내는 타이밍도이고, 도 3은 도 1의 반도체 메모리 장치의 초기화 과정의 다른 하나의 실시예를 나타내는 타이밍도이다. 도 2 및 도 3에서, VEXT는 외부 전원전압을, VCCHB는 파워-업 신호를, RESR은 로우 리셋 신호를, RESC는 칼럼 리셋 신호를, IC는 반도체 메모리 장치로 흘러들어가는 전류를 각각 나타낸다. 또한, 도 2 및 도 3에서, 파워-업 영역(POWER-UP REGION), 프리차지 영역(PRECHARGE REGION), 오토 리프레쉬 영역(AUTO REFRESH REGION) 및 모드 설정 영역(MODE SETTING REGION)은 반도체 메모리의 동작 모드를 나타낸다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 제 1 실시예에 따른 반도체 메모리 장치(1000)의 동작을 설명한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(1000)는 로우 디코더(1400)를 포함하는 로우 경로와 칼럼 디코더(1500)를 포함하는 칼럼 경로에 대해 다른 초기화 시점(time point)이 다르다. 로우 디코더(1400)는 파워-업 신호(VCCHB)에 의해 초기화되지만, 칼럼 디코더(1500)는 파워-업 신호(VCCHB)보다 일정시간 지연된 칼럼 리셋 신호(RESC)에 의해 초기화된다.
상기와 같이, 종래의 반도체 메모리 장치는 파워-업 할 때 파워-업 신호(VCCHB)에 응답하여 로우 경로와 칼럼 경로가 초기화되었다. 따라서, 종래의 반도체 메모리 장치는 초기화 순간에 큰 서지 전류가 발생하여 내부 전원전압의 셋업시간이 길어지는 단점이 있었다.
도 1에 도시된 본원발명의 하나의 실시예에 따른 반도체 메모리 장치(1000)에서 로우 경로는 파워-업 신호(VCCHB)에 의해 초기화되지만 칼럼 경로는 파워-업 신호(VCCHB)보다 일정시간 지연된 칼럼 리셋 신호(RESC)에 의해 초기화된다. 따라서, 도 1의 반도체 메모리 장치(1000)는 파워-업시 서지 전류가 크지 않으므로 내부 전원전압의 셋업시간이 짧다.
도 1 및 도 2를 참조하면, 외부 전원전압(VEXT)이 증가하여 일정한 값에 도달하면 파워-업 신호(VCCHB)가 발생되고 시점(T1)에서 파워-업 신호(VCCHB)가 디스에이블된다. 파워-업 신호(VCCHB)에 응답하여 로우 리셋 신호(RESR)가 시점(T1)에서 디스에이블된다. 칼럼 리셋 신호(RESC)는 로우 리셋 신호(RESR)와 달리 시 점(T1)에서 디스에이블되지 않고 시점(T1)보다 일정 시간 지연된 시점(T2)에서 디스에이블된다. 로우 리셋 신호(RESR)가 디스에이블되는 시점(T1)에서 로우 디코더(1400)를 포함한 로우 경로가 초기화되고, 칼럼 리셋 신호(RESC)가 디스에이블되는 시점(T2)에서 칼럼 디코더(1500)를 포함한 칼럼 경로가 초기화된다. 로우 리셋 신호(RESR)가 디스에이블되는 시점(T1) 및 칼럼 리셋 신호(RESC)가 디스에이블되는 시점(T2)에서 서지 전류가 발생된다. 도 2에 도시된 반도체 메모리 장치의 초기화 과정에서 로우 리셋 신호(RESR)는 파워-업 영역에서 디스에이블되고, 칼럼 리셋 신호(RESC)는 모드 설정 영역에서 디스에이블된다.
도 1 및 도 3을 참조하면, 외부 전원전압(VEXT)이 증가하여 일정한 값에 도달하면 파워-업 신호(VCCHB)가 발생되고 시점(T1)에서 파워-업 신호(VCCHB)가 디스에이블된다. 파워-업 신호(VCCHB)에 응답하여 로우 리셋 신호(RESR)가 시점(T1)에서 디스에이블된다. 칼럼 리셋 신호(RESC)는 로우 리셋 신호(RESR)와 달리 시점(T1)에서 디스에이블되지 않고 시점(T1)보다 일정 시간 지연된 시점(T2)에서 디스에이블된다. 로우 리셋 신호(RESR)가 디스에이블되는 시점(T1)에서 로우 디코더(1400)를 포함한 로우 경로가 초기화되고, 칼럼 리셋 신호(RESC)가 디스에이블되는 시점(T2)에서 칼럼 디코더(1500)를 포함한 칼럼 경로가 초기화된다. 로우 리셋 신호(RESR)가 디스에이블되는 시점(T1) 및 칼럼 리셋 신호(RESC)가 디스에이블되는 시점(T2)에서 서지 전류가 발생된다. 도 3에 도시된 반도체 메모리 장치의 초기화 과정에서 로우 리셋 신호(RESR)는 파워-업 영역에서 디스에이블되고, 칼럼 리셋 신호(RESC)는 오토 리프레쉬 영역에서 디스에이블된다.
도 1에 도시된 반도체 메모리 장치(1000)는 로우 경로와 칼럼 경로가 서로 다른 시점에 초기화되기 때문에 초기화시 발생하는 서지 전류의 피크치는 크지 않다. 따라서, 도 1의 반도체 메모리 장치(1000)는 파워-업시 서지 전류가 크지 않으므로 내부 전원전압의 셋업시간이 짧다.
도 4는 도 1에 도시된 반도체 메모리 장치에 포함된 리셋 신호 발생회로(1300)의 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 리셋 신호 발생회로(1300a)는 펄스 발생기(1310), 제 1 인버터(1320), 전송 게이트(1330), 제 2 인버터(1340), PMOS(P-channel Metal Oxide Semiconductor)트랜지스터(1350), 래치 회로(1360) 및 제 3 인버터(1370)를 구비한다. 래치 회로(1360)는 인버터들(1361, 1362)로 구성될 수 있다.
펄스 발생기(1310)는 커맨드 신호들(CSB, RASB, CASB, WEB)에 응답하여 제어 펄스(PSC)를 발생시킨다. CSB는 칩 선택 신호를, RASB는 로우 어드레스 스트로브 신호를, CASB는 칼럼 어드레스 스트로브 신호를, WEB는 기입 인에이블 신호를 각각 나타낸다. CSB, RASB, CASB, WEB는 모두 로직 '0' 상태일 때 인에이블되는 신호들이다. 제 1 인버터(1320)는 제어 펄스(PSC)를 반전시킨다. 전송 게이트(1330)는 제어 펄스(PSC) 및 제 1 인버터(1320)의 출력신호에 응답하여 파워-업 신호(VCCHB)를 제 1 노드(N1)에 전달한다. 제 2 인버터(1340)는 파워-업 신호(VCCHB)를 반전시킨다. PMOS 트랜지스터(1350)는 제 2 인버터(1340)의 출력신호에 응답하여 상기 제 1 노드에 기준전압(VREF1)을 공급한다. 기준전압(VREF1)은 반도체 메모리 장치의 내부에서 사용되는 전원전압일 수 있다. 래치 회로(1360)는 제 1 노드(N1)의 전압신 호를 래치하고, 제 3 인버터(1370)는 래치 회로(1360)의 출력신호를 반전시키고 칼럼 리셋 신호(RESC)를 출력한다.
이하, 도 4에 도시된 리셋 신호 발생회로(1300a)의 동작을 설명한다.
펄스 발생기(1310)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 응답하여 제어 펄스(PSC)를 발생시킨다. 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)의 조합에 의해 반도체 메모리 장치의 동작 모드가 결정된다. 예를 들면, 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '1' 상태이고, 기입 인에이블 신호(WEB)가 로직 '0' 상태이면 프리차지 모드이고, 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '0' 상태이고, 기입 인에이블 신호(WEB)가 로직 '1' 상태이면 오토 리프레쉬 영역이다. 또한, 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '0' 상태이고, 기입 인에이블 신호(WEB)가 로직 '0' 상태이면 모드 설정 영역이다.
제어 펄스(PSC)는 모드 설정 영역 또는 오토 리프레쉬 영역에서 발생될 수 있다. 제어 펄스(PSC)가 로직 '0' 상태이면, 전송 게이트(1330)가 턴오프되고 파워-업 신호(VCCHB)는 제 1 노드(N1)로 전달되지 못한다. 제어 펄스(PSC)가 로직 '1' 상태이면, 전송 게이트(1330)가 턴온되고 파워-업 신호(VCCHB)는 제 1 노드(N1)로 전달된다.
파워-업 신호(VCCHB)가 로직 '0'이면 제 1 노드(N1)의 전압신호는 로직 '0'이 되고, 래치 회로(1360)의 출력 전압신호는 로직 '1'이 된다. 제 3 인버터(1370)의 출력 전압신호인 칼럼 리셋 신호(RESC)는 로직 '0'이 된다. 파워-업 신호(VCCHB)와 칼럼 리셋 신호(RESC)는 로직 '0'일 때 인에이블되는 신호일 수 있다. PMOS 트랜지스터(1350)는 파워-업 신호(VCCHB)가 로직 '0'일 때 턴오프되고 파워-업 신호(VCCHB)가 로직 '1'일 때 턴온된다. PMOS 트랜지스터(1350)가 턴온되면, 기준전압(VREF1)이 제 1 노드(N1)에 공급되어 제 1 노드(N1)의 전위가 높아진다. 제 2 인버터(1340)와 PMOS 트랜지스터(1350)는 제 1 노드(N1)의 전압신호가 로직 '0'에서 로직'1'로 바뀔 때 천이시간을 줄여준다.
도 5는 도 4에 도시된 리셋 신호 발생회로(1300a)에 포함된 펄스 발생기(1310)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 펄스 발생기(1310a)는 NOR 게이트(1311), 지연회로(1312), NAND 게이트(1313) 및 제 4 인버터(1314)를 구비한다. 지연회로(1312)는 인버터들(INV1, INV2, INV3)로 구성될 수 있다.
NOR 게이트(1311)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 대해 비논리합 연산을 수행한다. 지연회로(1312)는 NOR 게이트(1311)의 출력신호를 지연시킨다. NAND 게이트(1313)는 지연회로(1312)의 출력신호(PB)와 NOR 게이트(1311) 의 출력신호(PA)에 대해 비논리곱 연산을 수행한다. 제 4 인버터(1314)는 NAND 게이트(1313)의 출력신호를 반전시키고 제어 펄스(PSC)를 출력한다.
도 6은 도 5의 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 5 및 도 6을 참조하여 도 5에 도시된 펄스 발생기(1310a)의 동작을 설명한다.
오토 리프레쉬 영역(AUTO REFRESH REGION)에서는 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '0' 상태이고, 기입 인에이블 신호(WEB)가 로직 '1' 상태이다. 모드 설정 영역(MODE SETTING REGION)에서는 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '0' 상태이고, 기입 인에이블 신호(WEB)가 로직 '0' 상태이다. NOR 게이트(1311)의 출력신호, 즉 제 2 노드(N2)의 전압신호(PA)는 오토 리프레쉬 영역에서 로직 '0' 상태이고, 모드 설정 영역에서 로직 '1' 상태이다. 지연회로(1312)의 출력신호(PB)는 오토 리프레쉬 영역에서 로직 '1' 상태이고, 오토 리프레쉬 영역에서 모드 설정 영역으로 바뀐 다음 지연회로(1312)에 의해 발생되는 지연시간 후 로직 '0' 상태로 바뀐다. 제어 펄스(PSC)는 NOR 게이트(1311)의 출력신호(PA)에 응답하여 발생되며 지연회로(1312)에 의해 발생되는 지연시간에 대응하는 펄스 폭(PW)을 가진다. 도 4에 도시된 리셋 신호 발생회로(1300a)는 제어 펄스(PSC)에 응답하여 파워-업 신호(VCCHB)를 일정시간 지연시키고 칼럼 리셋 신호(RESC)를 발생시킨다.
도 7은 도 4에 도시된 리셋 신호 발생회로에 포함된 펄스 발생기(1310)의 다른 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 펄스 발생기(1310b)는 제 5 인버터(1315), NOR 게이트(1311), 지연회로(1312), NAND 게이트(1313) 및 인버터(1314)를 구비한다. 지연회로(1312)는 인버터들(INV1, INV2, INV3)로 구성될 수 있다.
제 5 인버터(1315)는 기입 인에이블 신호(WEB)를 반전시킨다. NOR 게이트(1311)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 제 5 인버터(1315)의 출력신호(WE)에 대해 비논리합 연산을 수행한다. 지연회로(1312)는 NOR 게이트(1311)의 출력신호를 지연시킨다. NAND 게이트(1313)는 지연회로(1312)의 출력신호(PB)와 NOR 게이트(1311)의 출력신호(PA)에 대해 비논리곱 연산을 수행한다. 인버터(1314)는 NAND 게이트(1313)의 출력신호를 반전시키고 제어 펄스(PSC)를 출력한다.
도 8은 도 7의 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 7 및 도 8을 참조하여 도 7에 도시된 펄스 발생기(1310b)의 동작을 설명한다.
프리차지 영역(PRECHARGE REGION)에서는 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '1' 상태이고, 기입 인에이블 신호(WEB)가 로직 '0' 상태이다. 또한, 프리차지 영역에서 제 5 인버터(1315)의 출력신호(WE)는 로직 '1' 상태이다.
오토 리프레쉬 영역(AUTO REFRESH REGION)에서는 칩 선택 신호(CSB)가 로직 '0' 상태, 로우 어드레스 스트로브 신호(RASB)가 로직 '0' 상태, 칼럼 어드레스 스트로브 신호(CASB)가 로직 '0' 상태이고, 기입 인에이블 신호(WEB)가 로직 '1' 상태이다. 또한, 오토 리프레쉬 영역에서 제 5 인버터(1315)의 출력신호(WE)는 로직 '0' 상태이다. NOR 게이트(1311)의 출력신호, 즉 제 2 노드(N2)의 전압신호(PA)는 프리차지 영역에서 로직 '0' 상태이고, 오토 리프레쉬 영역에서 로직 '1' 상태이다. 지연회로(1312)의 출력신호(PB)는 프리차지 영역에서 로직 '1' 상태이고, 프리차지 영역에서 오토 리프레쉬 영역으로 바뀐 다음 지연회로(1312)에 의해 발생되는 지연시간 후 로직 '0' 상태로 바뀐다. 제어 펄스(PSC)는 NOR 게이트(1311)의 출력신호(PA)에 응답하여 발생되며 지연회로(1312)에 의해 발생되는 지연시간에 대응하는 펄스 폭(PW)을 가진다. 도 4에 도시된 리셋 신호 발생회로(1300a)는 제어 펄스(PSC)에 응답하여 파워-업 신호(VCCHB)를 일정시간 지연시키고 칼럼 리셋 신호(RESC)를 발생시킨다.
도 9는 도 1에 도시된 반도체 메모리 장치에 포함된 리셋 신호 발생회로(1300)의 다른 하나의 실시예를 나타내는 회로도이다.
도 9를 참조하면, 리셋 신호 발생회로(1300b)는 펄스 발생기(1380), 제 1 인버터(1320), 전송 게이트(1330), 제 2 인버터(1340), PMOS트랜지스터(1350), 래치 회로(1360) 및 제 3 인버터(1370)를 구비한다. 제 3 인버터(1370)의 출력신호인 칼럼 리셋 신호(RESC)는 펄스 발생기(1380)에 입력된다. 래치 회로(1360)는 인버터들(1361, 1362)로 구성될 수 있다.
펄스 발생기(1380)는 커맨드 신호들(CSB, RASB, CASB, WEB) 및 칼럼 리셋 신 호(RESC)에 응답하여 제어 펄스(PSC)를 발생시킨다. 제 1 인버터(1320)는 제어 펄스(PSC)를 반전시킨다. 전송 게이트(1330)는 제어 펄스(PSC) 및 제 1 인버터(1320)의 출력신호에 응답하여 파워-업 신호(VCCHB)를 제 1 노드(N1)에 전달한다. 제 2 인버터(1340)는 파워-업 신호(VCCHB)를 반전시킨다. PMOS 트랜지스터(1350)는 제 2 인버터(1340)의 출력신호에 응답하여 상기 제 1 노드에 기준전압(VREF1)을 공급한다. 래치 회로(1360)는 제 1 노드(N1)의 전압신호를 래치하고, 제 3 인버터(1370)는 래치 회로(1360)의 출력신호를 반전시키고 칼럼 리셋 신호(RESC)를 출력한다.
이하, 도 9에 도시된 리셋 신호 발생회로(1300b)의 동작을 설명한다.
펄스 발생기(1380)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 칼럼 리셋 신호(RESC)에 응답하여 제어 펄스(PSC)를 발생시킨다. 도 2에 도시된 반도체 메모리 장치의 초기화 과정에서, 시점(T2)에서 칼럼 리셋 신호(RESC)가 인에이블되고 칼럼 디코더를 포함한 칼럼 경로는 초기화된다. 도 3에 도시된 반도체 메모리 장치의 초기화 과정에서, 시점(T4)에서 칼럼 리셋 신호(RESC)가 인에이블되고 칼럼 디코더를 포함한 칼럼 경로는 초기화된다.
도 9에 도시된 리셋 신호 발생회로(1300b)는 칼럼 리셋 신호(RESC)가 인에이블된 후, 즉 칼럼 리셋 신호(RESC)가 로직 '0' 으로 바뀐 후에는 제어 펄스(PSC)를 로직 '0'으로 바꾼다. 즉, 제어 펄스(PSC)를 디스에이블시킨다.
제어 펄스(PSC)는 모드 설정 영역 또는 오토 리프레쉬 영역에서 발생될 수 있다. 제어 펄스(PSC)가 로직 '0' 상태이면, 전송 게이트(1330)가 턴오프되고 파워 -업 신호(VCCHB)는 제 1 노드(N1)로 전달되지 못한다. 제어 펄스(PSC)가 로직 '1' 상태이면, 전송 게이트(1330)가 턴온되고 파워-업 신호(VCCHB)는 제 1 노드(N1)로 전달된다.
파워-업 신호(VCCHB)가 로직 '0'이면 제 1 노드(N1)의 전압신호는 로직 '0'이 되고, 래치 회로(1360)의 출력 전압신호는 로직 '1'이 된다. 제 3 인버터(1370)의 출력 전압신호인 칼럼 리셋 신호(RESC)는 로직 '0'이 된다. 파워-업 신호(VCCHB)와 칼럼 리셋 신호(RESC)는 로직 '0'일 때 인에이블되는 신호일 수 있다. PMOS 트랜지스터(1350)는 파워-업 신호(VCCHB)가 로직 '0'일 때 턴오프되고 파워-업 신호(VCCHB)가 로직 '1'일 때 턴온된다. PMOS 트랜지스터(1350)가 턴온되면, 기준전압(VREF1)이 제 1 노드(N1)에 공급되어 제 1 노드(N1)의 전위가 높아진다. 제 2 인버터(1340)와 PMOS 트랜지스터(1350)는 제 1 노드(N1)의 전압신호가 로직 '0'에서 로직'1'로 바뀔 때 천이시간을 줄여준다.
도 10은 도 9에 도시된 리셋 신호 발생회로(1300b)에 포함된 펄스 발생기(1380)의 하나의 실시예를 나타내는 회로도이다.
도 10을 참조하면, 펄스 발생기(1380a)는 NOR 게이트(1311), 지연회로(1312), NAND 게이트(1316) 및 제 4 인버터(1314)를 구비한다. 지연회로(1312)는 인버터들(INV1, INV2, INV3)로 구성될 수 있다.
NOR 게이트(1311)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 대해 비논리합 연산을 수행한다. 지연회로(1312)는 NOR 게이트(1311)의 출력신호를 지연 시킨다. NAND 게이트(1316)는 지연회로(1312)의 출력신호(PB), NOR 게이트(1311)의 출력신호(PA) 및 칼럼 리셋 신호(RESC)에 대해 비논리곱 연산을 수행한다. 제 4 인버터(1314)는 NAND 게이트(1316)의 출력신호를 반전시키고 제어 펄스(PSC)를 출력한다.
도 11은 도 9에 도시된 리셋 신호 발생회로(1300b)에 포함된 펄스 발생기(1380)의 다른 하나의 실시예를 나타내는 회로도이다.
도 11을 참조하면, 펄스 발생기(1380b)는 제 5 인버터(1315), NOR 게이트(1311), 지연회로(1312), NAND 게이트(1313) 및 인버터(1314)를 구비한다. 지연회로(1312)는 인버터들(INV1, INV2, INV3)로 구성될 수 있다.
제 5 인버터(1315)는 기입 인에이블 신호(WEB)를 반전시킨다. NOR 게이트(1311)는 칩 선택 신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 제 5 인버터(1315)의 출력신호(WE)에 대해 비논리합 연산을 수행한다. 지연회로(1312)는 NOR 게이트(1311)의 출력신호를 지연시킨다. NAND 게이트(1316)는 지연회로(1312)의 출력신호(PB), NOR 게이트(1311)의 출력신호(PA) 및 칼럼 리셋 신호(RESC)에 대해 비논리곱 연산을 수행한다. 제 4 인버터(1314)는 NAND 게이트(1316)의 출력신호를 반전시키고 제어 펄스(PSC)를 출력한다.
상기에서, 로우 디코더를 파워-업 신호(VCCHB)를 사용하여 초기화시키고, 칼럼 디코더를 파워-업 신호(VCCHB)보다 늦게 인에이블 되는 칼럼 리셋 신호를 사용하여 초기화시키는 반도체 메모리 장치에 대해 기술하였다. 그러나, 본 발명에 따 른 반도체 메모리 장치는 파워-업 신호(VCCHB)를 사용하여 로우 디코더를 포함한 로우 경로를 초기화할 수 있으며, 파워-업 신호(VCCHB)보다 늦게 인에이블 되는 칼럼 리셋 신호를 사용하여 칼럼 디코더를 포함한 칼럼 경로를 초기화시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 로우 경로와 칼럼 경로에 대해 초기화 시점을 다르게 함으로써 파워-업시 서지 전류의 피크치를 줄일 수 있다. 따라서, 본 발명에 따른 반도체 메모리 장치는 파워-업시 내부 전원전압의 셋업 시간이 짧게 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (31)

  1. 파워-업 신호에 응답하여 초기화되고, 로우 어드레스 신호를 디코딩하여 워드라인 인에이블 신호를 발생시키고, 상기 워드라인 인에이블 신호를 메모리 셀 어레이에 제공하는 로우 경로;
    상기 파워-업 신호를 지연시켜 칼럼 리셋 신호를 발생시키는 리셋 신호 발생회로; 및
    상기 칼럼 리셋 신호에 응답하여 초기화되고, 칼럼 어드레스 신호를 디코딩하여 칼럼 선택 신호를 발생시키고, 상기 칼럼 선택신호를 메모리 셀 어레이에 제공하는 칼럼 경로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로우 경로와 상기 칼럼 경로는 서로 다른 시점에 초기화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 로우 경로는 파워-업 영역에서 초기화되고, 상기 칼럼 경로는 모드 설정 영역에서 초기화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 로우 경로는 파워-업 영역에서 초기화되고, 상기 칼럼 경로는 오토 리프레쉬 영역에서 초기화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 리셋 신호 발생회로는
    커맨드 신호에 응답하여 제어 펄스를 발생시키는 펄스 발생기; 및
    상기 제어 펄스에 응답하여 상기 파워-업 신호를 제 1 노드에 전달하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 커맨드 신호는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 리셋 신호 발생회로는
    상기 파워-업 신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호에 응답하여 상기 제 1 노드에 기준전압을 공급하는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 리셋 신호 발생회로는
    상기 제 1 노드의 전압신호를 래치하고 상기 칼럼 리셋 신호를 출력하는 래 치 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 펄스 발생기는
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 대해 비논리합 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트의 출력신호를 지연시키는 지연회로; 및
    상기 지연회로의 출력신호와 상기 NOR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제어 펄스를 출력하는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 펄스 발생기는
    모드 설정 영역에서 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 펄스 발생기는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호가 인에이블 상태일 때 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 5 항에 있어서, 상기 펄스 발생기는
    기입 인에이블 신호를 반전시키는 인버터;
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상기 인버터의 출력신호에 대해 비논리합 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트의 출력신호를 지연시키는 지연회로; 및
    상기 지연회로의 출력신호와 상기 NOR 게이트의 출력신호에 대해 논리곱 연산을 수행하고 상기 제어 펄스를 출력하는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 펄스 발생기는
    오토 리프레쉬 영역에서 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 펄스 발생기는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호 및 상기 칼럼 어드레스 스트로브 신호가 인에이블 상태이고, 상기 기입 인에이블 신호가 디스에이블 상태일 때 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 1 항에 있어서, 상기 리셋 신호 발생회로는
    제어 펄스에 응답하여 상기 파워-업 신호를 제 1 노드에 전달하는 스위치;
    상기 제 1 노드의 전압신호를 래치하는 래치 회로;
    상기 래치 회로의 출력신호를 반전시키고 상기 칼럼 리셋 신호를 출력하는 제 1 인버터; 및
    커맨드 신호 및 상기 칼럼 리셋신호에 응답하여 상기 제어 펄스를 발생시키는 펄스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 커맨드 신호는 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서, 상기 리셋 신호 발생회로는
    상기 파워-업 신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호에 응답하여 상기 제 1 노드에 기준전압을 인가하는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서, 상기 펄스 발생기는
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 대해 비논리합 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트의 출력신호를 지연시키는 지연회로; 및
    상기 지연회로의 출력신호, 상기 NOR 게이트의 출력신호 및 상기 칼럼 리셋 신호에 대해 논리곱 연산을 수행하고 상기 제어 펄스를 출력하는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 펄스 발생기는
    모드 설정 영역에서 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서, 상기 펄스 발생기는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호, 및 상기 기입 인에이블 신호가 인에이블 상태일 때 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 20 항에 있어서,
    상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 17 항에 있어서, 상기 펄스 발생기는
    기입 인에이블 신호를 반전시키는 인버터;
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상기 인버터의 출력신호에 대해 비논리합 연산을 수행하는 NOR 게이트;
    상기 NOR 게이트의 출력신호를 지연시키는 지연회로; 및
    상기 지연회로의 출력신호, 상기 NOR 게이트의 출력신호 및 상기 칼럼 리셋 신호에 대해 논리곱 연산을 수행하고 상기 제어 펄스를 출력하는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서, 상기 펄스 발생기는
    오토 리프레쉬 영역에서 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 24 항에 있어서, 상기 펄스 발생기는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호 및 상기 칼럼 어드레스 스트로브 신호가 인에이블 상태이고, 상기 기입 인에이블 신호가 디스에이블 상 태일 때 상기 제어 펄스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 24 항에 있어서,
    상기 제어 펄스의 펄스 폭은 상기 지연회로에 의해 발생되는 지연시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    외부 어드레스에 기초하여 상기 로우 어드레스 신호와 상기 칼럼 어드레스 신호를 발생시키는 어드레스 입력버퍼; 및
    외부 전원전압에 기초하여 상기 파워-업 신호를 발생시키는 파워-업 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 1 항에 있어서,
    상기 로우 경로는 로우 디코더를 포함하고 상기 칼럼 경로는 칼럼 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 파워-업 신호에 응답하여 로우 경로를 초기화하는 단계;
    상기 파워-업 신호를 지연시켜 칼럼 리셋 신호를 발생시키는 단계; 및
    상기 칼럼 리셋 신호에 응답하여 칼럼 경로를 초기화하는 단계를 포함하는 반도체 메모리 장치의 초기화 방법.
  31. 제 30 항에 있어서, 상기 칼럼 리셋 신호를 발생시키는 단계는
    커맨드 신호에 응답하여 제어 펄스를 발생시키는 단계; 및
    상기 제어 펄스에 응답하여 상기 파워-업 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기화 방법.
KR1020070012681A 2007-02-07 2007-02-07 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법 KR100824777B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070012681A KR100824777B1 (ko) 2007-02-07 2007-02-07 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법
DE102008008195A DE102008008195A1 (de) 2007-02-07 2008-01-31 Halbleiterspeicherbauelement
US12/012,244 US7764562B2 (en) 2007-02-07 2008-02-01 Semiconductor memory device having a short reset time
CN2008101446048A CN101329896B (zh) 2007-02-07 2008-02-05 具有短重置时间的半导体存储设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070012681A KR100824777B1 (ko) 2007-02-07 2007-02-07 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법

Publications (1)

Publication Number Publication Date
KR100824777B1 true KR100824777B1 (ko) 2008-04-24

Family

ID=39572424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070012681A KR100824777B1 (ko) 2007-02-07 2007-02-07 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법

Country Status (4)

Country Link
US (1) US7764562B2 (ko)
KR (1) KR100824777B1 (ko)
CN (1) CN101329896B (ko)
DE (1) DE102008008195A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
CN102044297B (zh) * 2009-10-15 2014-12-17 英华达股份有限公司 储存装置及其运作方法
JP5932133B2 (ja) * 2012-03-30 2016-06-08 インテル コーポレイション 書込マージンを改善されたメモリセル
CN103594113B (zh) * 2013-11-13 2016-08-17 无锡普雅半导体有限公司 一种防止存储器芯片内部存储单元上下电被改写电路结构
KR20160133073A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR102546652B1 (ko) * 2018-09-07 2023-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200048272A (ko) * 2018-10-29 2020-05-08 에스케이하이닉스 주식회사 반도체장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685087A (en) 1983-08-31 1987-08-04 Texas Instruments Incorporated SRAM with constant pulse width
US6438645B1 (en) 1997-05-19 2002-08-20 Micron Technology, Inc. Apparatus and structure for rapid enablement
KR20040049455A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 로오 프리차지신호 발생장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61153895A (ja) 1984-12-27 1986-07-12 Toshiba Corp 半導体記憶装置
JP2588936B2 (ja) 1988-07-04 1997-03-12 沖電気工業株式会社 半導体記憶装置
JPH02113489A (ja) 1988-10-24 1990-04-25 Hitachi Ltd 半導体記憶装置
JPH0636593A (ja) * 1992-07-14 1994-02-10 Mitsubishi Electric Corp 半導体記憶装置
JP3730381B2 (ja) * 1997-10-21 2006-01-05 株式会社東芝 半導体記憶装置
KR100388208B1 (ko) 2001-05-25 2003-06-19 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로
JP3891863B2 (ja) * 2002-03-07 2007-03-14 松下電器産業株式会社 半導体装置及び半導体装置の駆動方法
JP4080843B2 (ja) * 2002-10-30 2008-04-23 株式会社東芝 不揮発性半導体記憶装置
JP5010444B2 (ja) * 2007-11-29 2012-08-29 株式会社東芝 半導体記憶装置およびその駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685087A (en) 1983-08-31 1987-08-04 Texas Instruments Incorporated SRAM with constant pulse width
US6438645B1 (en) 1997-05-19 2002-08-20 Micron Technology, Inc. Apparatus and structure for rapid enablement
KR20040049455A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 로오 프리차지신호 발생장치

Also Published As

Publication number Publication date
CN101329896B (zh) 2012-07-04
DE102008008195A1 (de) 2008-09-11
CN101329896A (zh) 2008-12-24
US20080186792A1 (en) 2008-08-07
US7764562B2 (en) 2010-07-27

Similar Documents

Publication Publication Date Title
KR100801032B1 (ko) 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법
KR100824777B1 (ko) 로우 경로와 칼럼 경로에 대해 다른 초기화 시점을 가지는반도체 메모리 장치 및 반도체 메모리 장치의 초기화 방법
KR100920843B1 (ko) 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
KR101996003B1 (ko) 클록 제어 장치
JP2007095286A (ja) 電圧発生装置
KR100599216B1 (ko) 반도체 메모리 장치의 출력회로 및 데이터 출력방법
KR100464937B1 (ko) 반도체 메모리의 테스트 모드 플래그 신호 발생 장치
TWI386951B (zh) 記憶體寫入時序系統
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
KR20150006156A (ko) 반도체 장치, 반도체 메모리 장치 및 그것의 구동 방법
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
US11195576B2 (en) Robust adaptive method and circuit for controlling a timing window for enabling operation of sense amplifier
US7120083B2 (en) Structure and method for transferring column address
JP2009099156A (ja) フューズラッチ回路及びフューズラッチ方法
KR100940273B1 (ko) 버퍼 제어 회로
US7274620B2 (en) Semiconductor memory device
KR20080001297A (ko) 반도체 메모리 장치
KR100557572B1 (ko) 전력소모를 방지한 데이터 리프레쉬 입력장치
KR100437607B1 (ko) 반도체 메모리 장치의 리프레쉬 발생회로
KR100903388B1 (ko) 내부전압 제어회로 및 그 제어방법
KR100646941B1 (ko) 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법
KR20070063291A (ko) 데이터 마스킹 회로
KR101013443B1 (ko) 테스트 회로를 포함하는 반도체 메모리 장치
KR100607350B1 (ko) 디스에이블 회로
KR100723774B1 (ko) 소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee