JP2009099156A

JP2009099156A - フューズラッチ回路及びフューズラッチ方法

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Publication number: JP2009099156A
Application number: JP2007266453A
Authority: JP
Inventors: Hideyuki Yoko; 秀之余公
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2009-05-07
Also published as: US20090097330A1

Abstract

【課題】フューズ素子の状態を安定して検知して保持することができるフューズラッチ回路を提供する。
【解決手段】動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置に用いられるものであって、外部コマンドが電源投入後に動作モードレジスタをリセットするコマンド（MRSリセットコマンド）である場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する期間tFPREを設定するとともに、tFPRE期間のプリチャージ動作完了後にフューズ素子の状態を読み出して保持する期間tFSETを設定したフューズラッチ回路である。
【選択図】図１

Description

本発明は、半導体装置におけるフューズ素子の状態を検知するためのフューズラッチ回路及びフューズラッチ方法に関する。

半導体装置においては、フューズ素子を用いて各半導体装置内に各半導体装置固有の情報を格納することが行われている（たとえば特許文献１）。特許文献１に記載されている半導体装置では、フューズ素子の状態検知を確実に行うため、電源投入後に最初の初期化動作を指令する初期化信号に基づいてフューズ素子の状態読み出しが行われるようになっている。

特開２００４−２４６９５８号公報

ここで、図２及び図３を参照して、本発明が解決しようとする課題について説明する。図２は本発明の課題を説明するために用いるフューズラッチ回路のタイミングチャート、図３はフューズラッチ回路の構成例を示す回路図である。なお、本願において、フューズラッチ回路とは、所定の制御信号に応じて半導体装置上に形成されたフューズ素子の状態を読み込んで保持する回路である。フューズ素子の状態、すなわちフューズ素子のショート又はオープンの状態は、たとえば半導体装置の製造過程においてレーザーなどを用いて設定することができる。

図２は、同期型メモリチップにおけるフューズラッチ回路の動作を示すタイミングチャートであり、クロック信号CKと、外部から入力されたMRSコマンド（モードレジスタセットコマンド）に応じて開始される期間であって、フューズ素子の状態を検知してそれを保持するまでの期間であるレーザーフューズセット期間との関係を示している。

フューズラッチ回路は、メモリチップに対してACTV（アクティブ）コマンドが入力される前にセットする必要があり、MRSコマンド信号もしくは電源投入時に発生するパワーオン信号よって、フューズ情報をセットしている。特にパワーオン信号発生時は内部回路が不安定な状態にあることから、メモリの動作モードを設定するためのコマンドであるMRSコマンドでセットする方法が主であり、MRSコマンドでセットした場合、AC（交流）スペックであるtMRD（モードレジスタセットサイクルタイム）を満たすようフューズ情報をセットする必要がある。たとえばLPDDR2（Low Power Double Data Rate 2）メモリでは、tMRDは２クロック周期（2＊tCK）である。

図３にフューズラッチ回路の一例を示す。図３のフューズラッチ回路はフューズの切断状態をラッチする回路であり、フューズ素子FUSEにソースが接続され、ノードAにおいて互いのドレインが接続されたNMOS（Nチャネル金属酸化物半導体）トランジスタ31及び32と、NMOSトランジスタ31及び32のドレインとドレインが接続されたPMOS（Pチャネル金属酸化物半導体）トランジスタ33及び34と、NMOSトランジスタ32及びPMOSトランジスタ34のドレインとゲートの間に接続されたインバータ35とから構成されている。この構成において、フューズ素子FUSEの他端には接地電圧VSSが印加され、PMOSトランジスタ33及び34のソースには電源電圧VPREIが印加され、NMOSトランジスタ31のゲートには信号FSETが入力され、PMOSトランジスタ33のゲートには信号PREBが入力されている。インバータ35の入力はノードAにおいてトランジスタ31〜34のドレインに接続され、トランジスタ32及び34のゲートに接続されたインバータ35の出力が出力OUTに接続されている。

なお、NMOSトランジスタ31及びPMOSトランジスタ33の電流駆動能力は、PMOSトランジスタ34及びNMOSトランジスタ32のそれに比べて十分大きいものであるとする。すなわち、PMOSトランジスタ33がオンした場合にはNMOSトランジスタ32の状態に関わらずノードAはVPREIレベルにプリチャージされ、NMOSトランジスタ31がオンし、かつフューズ素子FUSEが切断されていなかった場合にはPMOSトランジスタ34の状態に関わらずノードAはVSSレベルに引き下げられることになる。また、トランジスタ33がオフし、さらにトランジスタ31がオフした後は、トランジスタ32及び34からなるインバータがインバータ35の出力を反転してインバータ35に入力するので、インバータ35の出力がノードAのレベルに応じてトランジスタ31がオフする前の値で保持されることになる。

図３の回路方式では、フューズFUSEが切断されていない時は、出力OUTを“H”レベルにラッチし、フューズFUSEが切断されている時は出力OUTを“L”レベルとする回路であり、この出力信号を用いて冗長救済回路の比較判定や各種制御を実施する。

図４に図３のフューズラッチ回路の動作のタイミングチャートを示し動作を説明する。図４は、クロック信号CKと、図３の信号PREB、信号FSET及び電源VPREIからノートAに流れる電流Iの変化を示している。図３の回路方式では、フューズFUSEの切断状態をラッチする前にMRSコマンドに応じて信号PREBが“L”レベルになり、PMOSトランジスタ33をオンすることで、ノードAを一旦VPERIレベルにプリチャージする。これは、ノードAにおいて、フューズFUSEが切断されていた場合と、切断されていない場合のレベルを判別するためである。この信号PREBが“L”レベルとなっているプリャージ期間には、図４に示すような貫通電流Iが発生する。

信号PREBを“L”レベルにしてからプリャージ期間としてノードAのプリチャージに必要な期間を確保した後、信号PREBが“H”レベルになる。ここでPMOSトランジスタ33がオフする。次に、フューズ情報セット期間として信号FSETが一定時間“H”レベルになる。信号FSETが“H”レベルになるとNMOSトランジスタ31がオンするので、ノードAの電位がフューズ素子FUSEが切断されていない場合はVSSレベルとなる。ただし、切断されていた場合にはVPREIレベルのまま変化しない。この回路方式では、フューズ情報をセットする時間、すなわちプリチャージ期間とフューズ情報セット期間を合計したレーザーフューズセット期間は、通常数ns必要である。

図３及び図４を参照して述べたようにフューズ情報セットする時間は数ns必要とされている。一方、図５（Ａ）に示すように、従来のLPDDRメモリではデータ転送レートが266Mbps程度であるため、クロック周期tCKは7.5nsと低速となり、tMRD=2＊tCK以内にフューズ情報をセットすることは可能であった。しかしながら、LPDDR2メモリはLPDDRメモリに比べてクロック周波数が向上し、LPDDR2-667仕様ではクロック周期tCK＝3.0nsを標準化することが確定している。したがって、図５（Ｂ）に示すように、LPDDR2-667ではtMRD＝6nsとなりLPDDRの15nsの半分以下となってしまい、フューズ情報をセットする時間が難しくなることが予測される。更に、プリチャージ時には貫通電流が流れるため、その対策として複数のフューズ素子に対して時間をずらしながらフューズラッチ回路のセットを行う時分割セット方式などの手法がとられるものでは、より厳しい状況になることが予測される。

上述したLPDDR2はLow Power DDR1の次世代であるDDR2版としてJEDEC（Joint Electron Device Engineering Council）において規格化されようとしており、LPDDRよりも高周波で動作するLPDDR2では、フューズ情報を読み出しする時間がMRSコマンドで起動されるtMRD期間中に完了することが厳しいことが予測されている。更に言えば、通常のDDR2やDDR3などの高周波製品も同様のことが言えるが、それらの製品仕様ではDLL（Delay Locked Loop）回路を搭載することから、DLLリセットコマンドを用いてフューズ情報をセットすることが予測されるが、低電力仕様のLPDDRやLPDDR2では低消費電力化のためDLLは搭載しないことなどが決定されていることから、LPDDR2でのフューズ情報セット手法は技術課題の一つとなっている。

本発明は、上記の事情に鑑みてなされたものであり、高速に動作する半導体装置においてフューズ素子の状態を安定して検知して保持することができるフューズラッチ回路及びフューズラッチ方法を提供することを目的とする。

上記課題を解決するため、請求項１記載の発明は、動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置に用いられるものであって、外部コマンドが電源投入後に動作モードレジスタをリセットするコマンドである場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する信号を発生する第１の手段と、第１の手段によるプリチャージ動作完了後に、フューズ素子の状態を読み出して保持する第２の手段とを備えることを特徴する。

請求項２記載の発明は、前記第１の手段と前記第２の手段を、前記動作モードレジスタをリセットするコマンドが入力されてから前記動作モードレジスタに動作モードを設定するコマンドが入力されるまでの期間に時分割で順次動作する複数組分備えていて、前記フューズ素子の状態読み出しのためのプリチャージ動作を開始してから完了するまでの期間が異なる組では重ならないように設定されていることを特徴とする。

請求項３記載の発明は、動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置において、外部コマンドが電源投入後に動作モードレジスタをリセットするコマンドである場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する信号を発生する第１の過程と、第１の過程によるプリチャージ動作完了後に、フューズ素子の状態を読み出して保持する第２の過程とを有していることを特徴する。

本発明によれば、電源投入後に動作モードレジスタをリセットするコマンドである例えばMRSリセットコマンドをトリガとしてフューズラッチ回路を起動することで、MRSリセットから、動作モードレジスタに動作モードを設定するコマンドであるMRSコマンドが入力されるまでの時間にフューズ情報をラッチすることができる。MRSリセットコマンドからMRSコマンドまでの時間は、たとえば1μs程度に決められているため、従来のフューズ情報セット時間に対しては大幅なマージンが確保できる。また、時分割方式を採用した場合には、貫通電流の大きさを低く抑えることが可能となる。

以下、図面を参照して本発明のフューズラッチ回路の実施の形態について説明する。本実施の形態のフューズラッチ回路は、たとえばフューズ素子を大量に搭載し、MRSリセットコマンドを用いて動作モードレジスタをリセットするなどの機能を実行するLSI（大規模集積回路）に搭載することが可能である。LSIの例としては、特に、LPDDR2−DRAM（LPDDR2仕様のダイナミックランダムアクセスメモリ）などが挙げられる。

まず、図１を参照して本実施の形態の特徴について説明する。本実施の形態は、フューズラッチ回路の起動に特徴があり、フューズラッチ回路の起動をMRSリセットコマンドを用いて行うことを特徴としている。このMRSリセットコマンドは、MRS（メモリモードレジスタ）をリセットするためのコマンドであり、たとえばLPDDR2において採用される予定である。すなわち、本実施の形態は、たとえばLPDDR2の新機能であるMRSリセットコマンドをトリガにすることで、MRSリセットコマンド入力後のイニシャル期間中にフューズ素子の情報を時分割でセットすることを主要な特徴としている（図１参照）。

図１は、本実施形態が適用される半導体メモリに供給されるクロック信号CKと、メモリの動作モードを設定するメモリモードレジスタをリセットするコマンドであるMRSリセットコマンド（メモリレジスタセットリセットコマンド）が入力された場合に発生されるPMRSRB信号と、複数のフューズラッチ回路を時分割で読み込むフューズデータ読み出し期間における各読み出し期間とを示すタイミングチャートである。MRSリセットコマンドは、外部から供給される電源立ち上げ時から内部での電源電圧VDD等の立ち上がりとクロック信号の安定を確保する期間（図１では200μs）が経過した後に入力されるものであって、さらに、MRSリセットコマンド入力後にメモリレジスタに所望の動作モードを設定するためのコマンドであるMRSコマンド（メモリレジスタセットコマンド）が入力されるまで一定の待機時間（図１では1μsの期間）をともなうものである。

本実施の形態では、このMRSリセットコマンドが入力された後に一定期間“L”レベルとなるパルス信号であるPMRSRB信号をトリガとして、時分割の1回目のレーザーフューズセット期間（図４参照）が開始される。このレーザーフューズセット期間は、フューズプリチャージ期間tFPRE（図４のプリチャージ期間に対応）とそれに続くフューズセット期間tFSET（図４のフューズ情報セット期間に対応）とに分けることができる。そして、時分割の２回目のフューズプリチャージ期間tFPREは、１回目のフューズプリチャージ期間tFPREの終了時刻（時刻ta）に応じて開始される。したがって、１回目と２回目のレーザーフューズセット期間においてフューズプリチャージ期間tFPREに重なりはないが、１回目のフューズセット期間tFSETと２回目のフューズプリチャージ期間tFPREやフューズプリチャージ期間tFPREとは並行して行われる期間が発生することになる。３回目以降ｎ回目までのレーザーフューズセット期間も同様にして行われる。

図１に示すように、本実施の形態は、MRSリセットコマンドをトリガとしてフューズラッチ回路を起動することで、MRSリセットコマンドからMRSコマンドまでの1μs程度の比較的長い初期化時間内にすべてのフューズ情報を時分割でラッチすることを特徴としている。MRSリセットコマンドからMRSコマンドまでの時間が1μs程度あるため、MRSコマンドに応じて開始する従来のフューズ情報セット時間に対しては大幅なマージンが確保できる。また、時分割方式を採用した場合、分割数nは図１に示すように(1μs−tFSET)／tFPREで表されるｎ回、分割可能となる。

図６は本実施の形態の回路構成を説明するためのブロック図である。入力バッファ601は、クロック信号CK、クロック信号CKB（クロック信号CKの反転信号）、ｋ＋１本（ｋは自然数）のコマンドアドレス信号CA0〜CAkの各入力ピンにそれぞれ対応した複数の入力バッファを有して構成されている。デコードラッチ回路（MRSリセット）602は、入力バッファ601から出力されたコマンドアドレス信号CA0〜CAkの反転出力データPCA0B〜PCAkBをラッチ用クロックPCLKLARTでラッチしてデコードし、信号PCA0B〜PCAkBがMRSリセットコマンドを表す場合に“L”レベルになるPMRSRB信号を出力する。コマンドデコードラッチ回路(MRS)603は、信号PCA0B〜PCAkBをラッチ用クロックPCLKLARTでラッチしてデコードし、信号PCA0B〜PCAkBがMRSコマンドを表す場合に“H”レベルになるPMRSTT信号を出力する。このコマンドデコードラッチ回路（MRS）603の出力信号PMRSTTは、各部を制御する制御回路606などに入力される。また、コマンドデコードラッチ回路（MRSリセット）の出力信号PMRSRBはフューズラッチジェネレータ（1）604、制御回路606などに入力される。

フューズラッチジェネレータ（1）604は、デコードラッチ回路（MRSリセット）602が出力したPMRSRB信号とVPUURB信号とを入力し、信号PREB1、FSET1及びPRENB1を出力する。VPUURB信号は電源立ち上がり時に一定期間“L”レベルとなる信号であり、各部をリセットするためなどに用いられる。フューズラッチジェネレータ（1）604の出力信号PREB1及びFSET1はフューズラッチ回路ブロック（1）605に入力され、出力信号PRENB1は次のフューズラッチジェネレータ（2）607に入力される。フューズラッチジェネレータ607は、信号PRENB1とVPUURB信号とを入力し、信号PREB2、FSET2及びPRENB2を出力する。フューズラッチジェネレータ（2）607の出力信号PREB2、FSET2は、フューズラッチ回路ブロック（2）608に入力され、出力信号PRENB2はフューズラッチジェネレータ（3）609に入力される。また同様にフューズラッチジェネレータ（3）609は、信号PRENB2と信号VPUURBを入力し、その出力信号PREB3、FSET3をフューズラッチ回路ブロック（3）610に入力する。

本実施の形態の回路構成は、時分割動作をするため、分割数ｎ個分のフューズラッチジェネレータと、フューズラッチ回路ブロックの組で構成されていて、各回路は時分割の前段の出力信号に応じて動作して、さらに次段の出力信号を発生するように接続されている。図６の括弧で囲んだ数字は時分割の何段目の回路かを示している。

図６では、図示していないｎ−1番目のフューズラッチジェネレータから出力された信号PRENBn-1がフューズラッチジェネレータ（n）611に入力され、フューズラッチジェネレータ（n）611の出力信号PREBn及びFSETnがフューズラッチ回路ブロック（n）612に入力される構成となっている。なお、この図面では記載しないが、実際の回路では、コマンドラッチ回路や、PMRSRB信号でリセットする回路は複数存在する。

図７に、図６のフューズラッチジェネレータ（1）604の構成例を示す。なお、図６の他のフューズラッチジェネレータ（2）607、フューズラッチジェネレータ（3）609、…、フューズラッチジェネレータ（n）611も同様にして構成することができる。図７に示すようにフューズラッチジェネレータ（1）604はたすきがけ接続されたNAND（ナンド）701及び702並びにインバータ703で構成されたフリップフロップ回路と、Delay1時間の遅延を発生する遅延回路704、インバータ705及びNAND706で構成された１ショットパルス回路Aと、Delay2時間の遅延を発生する遅延回路707、インバータ708、710及びNAND709で構成された１ショットパルス回路Bで構成されている。

この構成において、NAND701には信号PMRSRBとNAND702の出力が入力され、NAND702には信号VPUUPBとNAND701の出力とNAND706の出力をインバータ703で反転した信号とが入力される。NAND701の出力は、信号PMRSRBが“L”レベルの場合に“H”レベルにセットされ、信号VPUUPB又はインバータ703の出力が“L”レベルの場合、“L”レベルにリセットされる。

遅延回路704は、NAND701の出力信号PMRSBSETをDelay1時間分遅延してインバータ705に入力する。NAND701の出力信号PMRSBSETはまた、インバータ705の出力とともにNAND706に入力され、NAND706の出力が信号PREB1となる。

遅延回路704の出力PMRDLSELTはまた、遅延回路707とNAND709に入力される。遅延回路707によってDelay2時間分遅延された信号は、インバータ708を介してNAND709に入力される。このNAND709の出力がフューズラッチジェネレータ（1）604の出力信号PRENB1となり、NAND709の出力をインバータ710で反転した信号が出力信号FSET1となる。

次に図８を参照して、図６のフューズラッチ回路ブロック（1）605の構成例を示す。なお、図６の他のフューズラッチ回路ブロック（2）608、フューズラッチ回路ブロック（3）610、…、フューズラッチ回路ブロック（n）612も同様にして構成することができる。また、各フューズラッチ回路ブロック605、608、610、…、612は、基本単位のフューズラッチ回路が複数存在する構成で、フューズラッチ回路の個数は回路構成によって可変するものであり、ここでは、a〜zとしている。

図８に示すフューズラッチ回路ブロック（1）605は、フューズラッチ回路a〜zから構成されている。各フューズラッチ回路a〜zは、図３に示したものと同じ構成であり、PMOSトランジスタ801、803、NMOSトランジスタ802、804、インバータ805とフューズ素子806で構成され、ラッチ後の出力信号はフューズラッチ回路個数存在し、本構成では出力信号OUTa〜OUTzとなっている。ここで、図８のフューズ素子808、PMOSトランジスタ801及び803、NMOSトランジスタ802及び804並びにインバータ805が、図３のフューズ素子FUSE、PMOSトランジスタ33及び34、NMOSトランジスタ31及び32並びにインバータ35に、それぞれ対応している。また、図８の信号PREB1、信号FSET1及び出力OUTa〜OUTzが、図３の信号PREB、信号FSET及び出力OUTに、それぞれ対応している。

次に図９のタイミングチャートを用いて図６等に示す本実施の形態の動作について説明する。本実施の形態は、MRSリセットコマンド（モードレジスタセットリセットコマンド）をトリガにフューズラッチを開始する。MRSリセットコマンドは、電源投入から電源電圧VDD等が十分立ち上がり、クロック信号が安定する時間200μsを経過した後、外部から入力されるコマンドであって、メモリの動作モードを設定するレジスタをリセットするための指令である。このMRSリセットコマンドを入力してから1μs以上の時間が経過してからMRSコマンドとACTVコマンドなどによるメモリの制御が行われる。

MRSリセットコマンドは、図６に示す各コマンドアドレスピンから入力されたコマンドアドレス信号CA0〜CAkの組み合わせで決定される。コマンドアドレス信号CA0〜CAkは入力バッファ601に入力され、反転された後、信号PCAB0〜PCABkとして出力される。この出力信号PCAB0〜PCABkまでの信号がコマンドデコードラッチ回路602、603等に入力されデコード後にラッチされて出力される。

本実施の形態では、MRSリセットコマンドが入力された場合（図９の時刻t1）、MRSリセット用コマンドデコードラッチ回路602に信号PCAB0〜PCABkが入力され、ラッチ用クロックPCLKLARTでラッチされた後（時刻t2）、MRSリセット信号PMRSRBが出力され（時刻t3）、フューズラッチジェネレータ（1）604に入力される。フューズラッチジェネレータ（1）604内では、“L”レベルのMRSリセット信号PMRSRBが入力されることによって図７のNAND701、702等からなるフリップフロップ回路からPMRSBSET信号として“H”レベルの信号が出力され（時刻t4）、１ショットパルス回路Aを経てPREB1信号として“L”レベルの信号が出力される（時刻t5）。

この出力信号PREB1は、PMRSBRSET信号から分岐された遅延時間Delay1の遅延回路704を通過したPMRDLSET信号で“H”レベルにリセットされ（時刻t6、t7）、Delay1のパルス幅を持つ１ショットパルス信号となり、フューズラッチ回路ブロック（1）605に入力される。図３、図４等を参照して説明したように、フューズラッチ回路ブロック（1）605内では、PREB1信号が“L”レベルの期間中に図８に示すフューズラッチ回路a〜zまでの各ラッチ回路内のノードAがプリチャージされる。この信号PREB1が“L”レベルの期間が図１の１回目のフューズプリチャージ期間tFPREである。

一方、Delay1時間遅延されたPMRDLSET信号は１ショットパルス回路Bにも“H”入力され、Delay2時間のパルス幅を持った出力信号FSET1を“H”出力し（時刻t8〜t9）、フューズラッチ回路ブロック（1）605に入力される。この信号FSET1が“H”レベルとなる期間が図１の１回目のフューズセット期間tFSETである。

ここも、図３、図４を参照して説明したように、フューズラッチ回路ブロック（1）605へは信号PREB1が“H”レベルにリセットされると同時に、つまりフューズラッチ回路内のプリチャージ動作終了と同時に、“H”レベルのFSET1信号が入力され、フューズラッチ回路a〜zまでのフューズ情報が同時に読み出されて信号OUTa〜OUTzとして出力される。先にも述べたように、フューズプリチャージ期間(tFPRE)を決めるDelay1時間と、フューズセット期間（tFSET）を決めるDelay2時間は数ns程度必要である。

本実施の形態においてはこの一連の動作で時分割したエリアごとに実行することになるが、図６の構成では、フューズラッチ回路ブロック（1）605内の各フューズ情報を読み出すためのプリチャージを完了した後、次の時分割エリアであるフューズラッチ回路ブロック（2）608のセット動作を実行することになる。次の時分割エリアの起動信号PRENB1は、図７で示すようにFSET1信号の反転信号である。本実施の形態では、貫通電流が発生される時間を遅延させることを目的として時分割のタイミングを設定しているため、プリチャージ時間が終了するタイミングを起点として次エリアのフューズ回路ブロックをセットしている。従って、FSET1信号の反転信号である信号PRENB1を次エリアのフューズラッチジェネレータ（2）607に“L”入力することで、フューズラッチジェネレータ（1）604と同様の動作がDelay1時間遅延してフューズラッチジェネレータ（2）607及びフューズラッチ回路ブロック（2）608で開始することになる（時刻t10）。これを、ｎ回繰り返して行うことで全フューズデータの読み出し完了する。

先にも述べたとおり、分割数ｎは、本構成を用いた時に最大分割することが可能で、(1μs−tFSET)／tFPREで表すことができる。

本実施の形態は、例えばLPDDR2仕様で従来のMRSコマンド起動ではなく、MRSリセットコマンド起動にしてフューズ情報のセットを開始し、更に、MRSリセットコマンドから最初のMRSコマンドまでの時間を有効に活用することで、つまり、時分割動作を実施して貫通電流を緩和することで、フューズ情報をイニシャル期間中に安定した状態でセット動作することが可能である。

[発明の他の実施の形態]
上記実施の形態の変形例として、図１０に他のタイミングチャートを示す。図１０に示すように、時分割動作のタイミングは、図９と同様にPRENB1信号によって起動されるが、起動するタイミングをFSET1信号が“L”レベルにリセットされた後（時刻t11）にすることで、フューズラッチ回路ブロック（1）内の動作が完全に終了してから、次のフューズラッチ回路ブロック（2）のセット動作に入ることになる（時刻t12）。この動作であれば、時分割数ｎは、図９の構成に対して減少するが、チップ内がより安定した状態で、フューズ情報を読み出し動作になり、ノイズ等の影響を少なくすることで、回路動作マージンを向上することが可能となる。

本発明の実施の形態は、上記のものに限定されず、例えば複数のうちの一部あるいは全部のフューズラッチ回路ブロックを単一のフューズラッチ回路（図８のフューズラッチ回路a〜zを１個にしたもの）で構成したり、時分割された各時間の間隔を図１０よりもさらに広げるような構成を採用したりする変更が適宜可能である。

本発明の実施の形態を特徴を説明するためのタイミングチャートである。 MRSコマンドに応じてレーザーフューズセット期間を設定する例を説明するためのタイミングチャートである。フューズラッチ回路の一例を示す回路図である。図３のフューズラッチ回路の動作を説明するためのタイミングチャートである。 LPDDR（（Ａ））及びLPDDR2（（Ｂ））仕様のメモリにおけるレーザーフューズセット期間を説明するためのタイミングチャートである。本発明の実施の形態の構成を示すブロック図である。図６のフューズラッチジェネレータ（1）604の構成例を示す回路図である。図６のフューズラッチ回路ブロック（1）608の構成例を示す回路図である。図６〜図８に示す本発明の実施の形態の動作を説明するためのタイミングチャートである。本発明の他の実施の形態を説明するためのタイミングチャートである。

符号の説明

602…コマンドデコードラッチ回路（MRSリセット）602
604、607、609、…、611…フューズラッチジェネレータ（1）、（2）、（3）…、（n）
605、608、610、…、612…フューズラッチ回路ブロック（1）、（2）、（3）…、（n）

Claims

動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置に用いられるものであって、
外部コマンドが電源投入後に動作モードレジスタをリセットするコマンドである場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する信号を発生する第１の手段と、
第１の手段によるプリチャージ動作完了後に、フューズ素子の状態を読み出して保持する第２の手段と
を備えることを特徴するフューズラッチ回路。
前記第１の手段と前記第２の手段を、前記動作モードレジスタをリセットするコマンドが入力されてから前記動作モードレジスタに動作モードを設定するコマンドが入力されるまでの期間に時分割で順次動作する複数組分備えていて、
前記フューズ素子の状態読み出しのためのプリチャージ動作を開始してから完了するまでの期間が異なる組では重ならないように設定されている
ことを特徴とする請求項１に記載のフューズラッチ回路。
動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置において、
外部コマンドが電源投入後に動作モードレジスタをリセットするコマンドである場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する信号を発生する第１の過程と、
第１の過程によるプリチャージ動作完了後に、フューズ素子の状態を読み出して保持する第２の過程と
を有していることを特徴するフューズラッチ方法。