JPS61153895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61153895A JPS61153895A JP59278260A JP27826084A JPS61153895A JP S61153895 A JPS61153895 A JP S61153895A JP 59278260 A JP59278260 A JP 59278260A JP 27826084 A JP27826084 A JP 27826084A JP S61153895 A JPS61153895 A JP S61153895A
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- JP
- Japan
- Prior art keywords
- signal
- address buffer
- circuit
- row address
- column address
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明め技術分野〕
この発明は半導体記憶ｉｔに係わるものであり、特に、
スタティックＲＡＭに関する。
スタティックＲＡＭに関する。
周知のように、スタティックＲＡＭにはＣＭＯＳを用い
た０ＭＯ８型と、ＮＭＯ８を用いたＮＭＯ８型とがある
。
た０ＭＯ８型と、ＮＭＯ８を用いたＮＭＯ８型とがある
。
０ＭＯ８型ではチップセレクト信号ｎによってローアド
レスバッファ、カラムアドレスバッファからなる入力段
を制御するバッテリーバックアップを指向した低消費電
力型のＲＡＭと、入力段の制御を行ない高速型のＲＡＭ
とに分類される。これらのアドレスアクセス時間（アド
レス信号が入力されてからのアクセス時間） ＴＡＣＣ
とチップセレクトアクセス時間（チップイネーブル信号
万が供給されてからのアクセス時間）’ｌ’ｃｏの関係
は前者が ’ｌ’Ａｃｃ≦ＴＣＯ 後者が。
レスバッファ、カラムアドレスバッファからなる入力段
を制御するバッテリーバックアップを指向した低消費電
力型のＲＡＭと、入力段の制御を行ない高速型のＲＡＭ
とに分類される。これらのアドレスアクセス時間（アド
レス信号が入力されてからのアクセス時間） ＴＡＣＣ
とチップセレクトアクセス時間（チップイネーブル信号
万が供給されてからのアクセス時間）’ｌ’ｃｏの関係
は前者が ’ｌ’Ａｃｃ≦ＴＣＯ 後者が。
’ｒｉｃｅ ＞ ＴＣＯ
である。また、ＮＭＯ８ｍにおいても、低消費電力スタ
ンバイ状態を有するＲＡＭと、このような状態を持たな
いＲＡＭの２種に分類される。これらのアクセス時間の
関係は前者が ’ｉ’Ａｃｃ≦’Ｉ’ｃ。
ンバイ状態を有するＲＡＭと、このような状態を持たな
いＲＡＭの２種に分類される。これらのアクセス時間の
関係は前者が ’ｉ’Ａｃｃ≦’Ｉ’ｃ。
後者が
’ｉ’Ａｃｃ ） ’ｐｃ。
である、。
このように、従来のスタティクＲＡＭは低消費電力型と
高速型とに分けられているため、用途に応じて最適なも
のを選択しなければならない不都合を有していた。
高速型とに分けられているため、用途に応じて最適なも
のを選択しなければならない不都合を有していた。
この発明は上記事情に基づいてなされたものであり、そ
の目的とするところは同一の装置を目的に応じて低消費
電力型あるいは高速型に切換えて使用することが可能で
あり、極めて有利な半導体記憶装置を提供しようとする
ものである。
の目的とするところは同一の装置を目的に応じて低消費
電力型あるいは高速型に切換えて使用することが可能で
あり、極めて有利な半導体記憶装置を提供しようとする
ものである。
この発明は、例えばローアドレスバッファおよびカラム
アドレスバッファをチップイネーブル信号］で制御する
か、一定の信号で常時制御するかを外部から供給される
信号によって切換え設定可能としたものである。
アドレスバッファをチップイネーブル信号］で制御する
か、一定の信号で常時制御するかを外部から供給される
信号によって切換え設定可能としたものである。
以下、この発明の一冥施例について図面を参照して説明
する。
する。
第１図において、メモリアレイ１１にはローアドレスデ
コーダ１２．カラムアドレスデコーダ１３が接続されて
Ｓす、これらローアドレスデコーダ１２、カラムアドレ
スデコーダ１３にはそれぞれ入力されたローアドレス信
号、カラムアドレス信号を保持するとともに、これら入
力されたアドレス信号２よび反転されたアドレス信号を
出力するローアドレスバッファ１４、カラムアドレスバ
ッファ１５が接続されている。
コーダ１２．カラムアドレスデコーダ１３が接続されて
Ｓす、これらローアドレスデコーダ１２、カラムアドレ
スデコーダ１３にはそれぞれ入力されたローアドレス信
号、カラムアドレス信号を保持するとともに、これら入
力されたアドレス信号２よび反転されたアドレス信号を
出力するローアドレスバッファ１４、カラムアドレスバ
ッファ１５が接続されている。
また、前記ローアドレスデコーダ１２２よびカラムアド
レスデコーダ１３はそれぞれチップイネーブル信号”σ
１によって動作制御されるようになりている。
レスデコーダ１３はそれぞれチップイネーブル信号”σ
１によって動作制御されるようになりている。
一方、選択回路１６は例えばナンド回路１ Ｆ。
１８からなるフリップフロップ回路１９．２よびインバ
ータ回路２０、アンド回路２１．抵抗２２から構成され
ている。即ち、ナンド回路１８の一方人力端（リセット
入力端）には抵抗２２を介して電＃ＶＤＤが供給され、
ナンド回路１１の一方人力端（セット入力端）にはイン
バータ回路２０を介して図示せぬ外部回路よ、り切換え
信号ＶＤが供給されるようになっている。また、ナンド
呻路１７の出力信号は前記チップイネーブル信号ＣＥと
ともにアンド回路２１の入力端に供給され、このアンド
回路２１の出力信号はローアドレスバッファ１４．カラ
ムアドレスバッファ１５に供給されるようになっている
。
ータ回路２０、アンド回路２１．抵抗２２から構成され
ている。即ち、ナンド回路１８の一方人力端（リセット
入力端）には抵抗２２を介して電＃ＶＤＤが供給され、
ナンド回路１１の一方人力端（セット入力端）にはイン
バータ回路２０を介して図示せぬ外部回路よ、り切換え
信号ＶＤが供給されるようになっている。また、ナンド
呻路１７の出力信号は前記チップイネーブル信号ＣＥと
ともにアンド回路２１の入力端に供給され、このアンド
回路２１の出力信号はローアドレスバッファ１４．カラ
ムアドレスバッファ１５に供給されるようになっている
。
上記構成において動作を墾明する。第２図は前記切換え
信号ｖｎの一例を示すものであり、電源投入からのシー
ケンスを示すものである。電源が投入されると、外部回
路からはｖ？ｔなるレベルの切換え信号ＶＤが出力され
る。この信号は、インバータ回路２０を介してナンド回
路１１に供給されるが、このインバータ回路２０の一出
力レベルはアンド回路１７の出力信号を反転させるだけ
のローレベルではない。吏た、電源が投入されるとナン
ド回路１８の入力端には電源ＶＤＤが供給されるため、
このナンド回路１８の出力レベルはハイレベルに設定さ
れ、この信号が供給される前記ナンド回路１７の出力信
号はローレベルに設定される。したがって、アンド回路
２１の入力条件は満足されず、ローアドレスバッファ１
４．カラムアトどスバッファ１．５は一定レベルの信号
によって通常動作される、。
信号ｖｎの一例を示すものであり、電源投入からのシー
ケンスを示すものである。電源が投入されると、外部回
路からはｖ？ｔなるレベルの切換え信号ＶＤが出力され
る。この信号は、インバータ回路２０を介してナンド回
路１１に供給されるが、このインバータ回路２０の一出
力レベルはアンド回路１７の出力信号を反転させるだけ
のローレベルではない。吏た、電源が投入されるとナン
ド回路１８の入力端には電源ＶＤＤが供給されるため、
このナンド回路１８の出力レベルはハイレベルに設定さ
れ、この信号が供給される前記ナンド回路１７の出力信
号はローレベルに設定される。したがって、アンド回路
２１の入力条件は満足されず、ローアドレスバッファ１
４．カラムアトどスバッファ１．５は一定レベルの信号
によって通常動作される、。
また、Ｔ時間紗過後、例えばインシャライズを行うため
、外部回路からの切換え信号ＶＤがＶテ１からこれより
高いレベルのＶテ２に変化されると、ナンド回路１７は
インバータ回路２０の出力信号によつ−て出力信号がハ
イレベルに反転される。したがって、アンド回路２１の
入力条件が満足され、ローアドレスバッフｙ１４ｓ カ
ラムアドレスバッファ１５はアンド回路２１を介して供
給されるチップイネーブル信号ｎに占って動作制御され
る。
、外部回路からの切換え信号ＶＤがＶテ１からこれより
高いレベルのＶテ２に変化されると、ナンド回路１７は
インバータ回路２０の出力信号によつ−て出力信号がハ
イレベルに反転される。したがって、アンド回路２１の
入力条件が満足され、ローアドレスバッフｙ１４ｓ カ
ラムアドレスバッファ１５はアンド回路２１を介して供
給されるチップイネーブル信号ｎに占って動作制御され
る。
上記実施例によれば、ローアドレスバッフ−ア１４、カ
ラムアドレスバッファＩ５を選択回路１６に供給される
切換え信号ＶＤに応じて、チッブイネーブル信号゛σ１
で制御するか、一定の信号で常時制御するの）を切換え
設定可能としている。
ラムアドレスバッファＩ５を選択回路１６に供給される
切換え信号ＶＤに応じて、チッブイネーブル信号゛σ１
で制御するか、一定の信号で常時制御するの）を切換え
設定可能としている。
したがって、一つの半導体記憶装置を低消費電力型ある
いは高速型に切換えて使用することができるものである
。
いは高速型に切換えて使用することができるものである
。
同、上記冥施例では選択回路１６をフリップフロップ回
路１９２よぴナンド回路２°１等で構成したが、これに
限定されるものではない。
路１９２よぴナンド回路２°１等で構成したが、これに
限定されるものではない。
また、切換え信号ＶＤは外部回路によって生成する構成
としたが、これに限らず、同一チップ内に設ける構成と
してもよい。
としたが、これに限らず、同一チップ内に設ける構成と
してもよい。
その他、この発明の要旨を変えない範囲で種々質形笑施
可能なことは勿論である。
可能なことは勿論である。
以上、詳述したようにこの発明によれば、同一の装置を
目的に応じて低消費電力型あるいは高速をに切換えて・
夏用することが可能であり、極めて有利な半導体記憶装
置を提供できる。
目的に応じて低消費電力型あるいは高速をに切換えて・
夏用することが可能であり、極めて有利な半導体記憶装
置を提供できる。
図面はこの発明に係わる半導体記憶装置の一実施例を示
すものであり、第１図は回路構成図、第２図は動作を説
明するために示す波形図である。 １１・・・メモリアレイ、１２・・・ローアドレスデコ
ーダ、１３・・・カラムアドレスバッファ、１４・・・
ローアドレスバッファ、１５・・・カラムアドレスバッ
ファ、１６・・・選択回路、でト・・チップイネーブル
信号、 ＶＤ・・・切換え信号。
すものであり、第１図は回路構成図、第２図は動作を説
明するために示す波形図である。 １１・・・メモリアレイ、１２・・・ローアドレスデコ
ーダ、１３・・・カラムアドレスバッファ、１４・・・
ローアドレスバッファ、１５・・・カラムアドレスバッ
ファ、１６・・・選択回路、でト・・チップイネーブル
信号、 ＶＤ・・・切換え信号。
Claims (1)
- メモリアレイと、このメモリアレイに接続されたロー
アドレスデコーダ、カラムアドレスデコーダと、これら
ローアドレスデコーダ、カラムアドレスデコーダにそれ
ぞれ接続されたローアドレスバッファ、カラムアドレス
バッファと、切換え信号に応じてチップイネーブル信号
あるいは一定レベルの動作信号をローアドレスバッファ
、カラムアドレスバッファに選択的に供給する選択回路
とを具備することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278260A JPS61153895A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278260A JPS61153895A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61153895A true JPS61153895A (ja) | 1986-07-12 |
Family
ID=17594857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278260A Pending JPS61153895A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764562B2 (en) | 2007-02-07 | 2010-07-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a short reset time |
| US11635247B2 (en) | 2017-08-29 | 2023-04-25 | Samsung Electronics Co., Ltd. | Refrigerator |
-
1984
- 1984-12-27 JP JP59278260A patent/JPS61153895A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764562B2 (en) | 2007-02-07 | 2010-07-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a short reset time |
| US11635247B2 (en) | 2017-08-29 | 2023-04-25 | Samsung Electronics Co., Ltd. | Refrigerator |
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