KR100607350B1 - 디스에이블 회로 - Google Patents

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Abstract

본 발명은 디스에이블 회로에 관한 것으로, 리프레쉬 신호에 따라 리프레쉬 동작에서 주변 회로를 디스에이블시키기 위한 신호를 발생시키는 디스에이블 신호 발생부와, 다수의 입력 신호를 이용하여 상기 리프레쉬 동작 이외의 동작에서 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 1 신호 발생부와, 상기 다수의 입력 신호를 이용하여 상기 리프레쉬 동작을 수행한 직후 다음 리프레쉬 동작을 수행하도록 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 2 신호 발생부로 이루어져, 동작 주파수의 한계없이 어떤 디바이스에서도 사용할 수 있고, 리프레쉬 주기에 따른 별도의 회로 수정을 필요로 하지 않기 때문에 불필요한 전류 소모를 없앨 수 있는 디스에이블 회로가 제시된다.
리프레쉬, 디스에이블 회로, 공통 입력 신호

Description

디스에이블 회로{Disable circuit}
도 1은 종래의 디스에이블 회로도.
도 2는 디스에이블 회로의 출력 신호에 따라 제어되는 주변 회로의 개략도.
도 3은 본 발명에 따른 디스에이블 회로도.
도 4는 종래 및 본 발명에 따른 디스에이블 회로의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제 1 신호 발생부 20 : 제 2 신호 발생부
본 발명은 디스에이블 회로에 관한 것으로, 특히 /RAS 및 /CAS등의 공통 신호를 입력으로 하는 회로부를 이용하여 출력 신호를 제어함으로써 동작 주파수의 한계없이 어떤 디바이스에서도 사용할 수 있고, 리프레쉬 주기에 따른 별도의 회로 수정을 필요로 하지 않기 때문에 불필요한 전류 소모를 없앨 수 있는 디스에이블 회로에 관한 것이다.
DRAM 또는 SDRAM 등의 메모리 소자는 셀 자체가 다이나믹 셀(dynamic cell)로 이루어지기 때문에 일정 시간이 지나면 셀에 저장된 데이터가 파괴된다. 따라서, 셀에 저장된 데이터를 안정적으로 유지시키기 위해 주기적 또는 비주기적으로 다시 쓰기(rewrite)를 해주어야 하는데, 이를 리프레쉬(refresh)라 하며, 리프레쉬에는 오토 리프레쉬(auto refresh) 및 셀프 리프레쉬(self refresh) 등이 있다.
이러한 리프레쉬 동작을 수행하는 동안에는 주변 회로를 디스에이블시켜야 하는데, 도 1에는 주변 회로를 디스에이블시키기 위한 제어 회로를 나타내었다.
도 1은 종래의 디스에이블 회로도로서, 그 구성 및 구동 방법을 설명하면 다음과 같다.
파워업 신호(pwrup)가 하이 상태로 인가되면 인버터(I101)를 통해 로우 상태로 반전되어 전원 단자(VDD)와 접지 단자(VSS) 사이에 접속된 제 2 PMOS 트랜지스터(P102)가 턴온되고, 이에 의해 제 1 노드(Q101)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q101)의 전위는 제 2 및 제 3 인버터(I102 및 I103)로 구성된 래치(102)에 래치된 후 제 4 인버터(I104)를 통해 하이 상태의 디스에이블 신호(abuf_dist)로 출력된다.
리프레쉬 동작 이외의 읽기, 쓰기 등의 다른 동작이 수행되도록 /RAS, /CAS, /CS, /WE등이 명령 디코더(101)에 입력되면 명령 디코더(101)는 리프레쉬 신호(arefp6)를 로우 상태로 출력하게 된다. 따라서, 제 1 NMOS 트랜지스터(N101)는 턴오프된다. 이때, 제 1 노드(Q101)는 하이 상태를 유지하고 있으므로 제 1 노드(Q101)의 전위는 제 2 및 제 3 인버터(I102 및 I103)로 구성된 래치(102)에 래치된 후 제 4 인버터(I104)를 통해 하이 상태의 디스에이블 신호(abuf_dist)로 출력된다.
이후, 리프레쉬 동작이 수행되도록 /RAS, /CAS, /CS, /WE등이 명령 디코더(101)에 입력되면 명령 디코더(101)는 리프레쉬 신호(arefp6)를 하이 상태로 출력하게 된다. 하이 상태로 출력된 리프레쉬 신호(arefp6)에 의해 제 1 NMOS 트랜지스터(N101)가 턴온되고, 이에 의해 제 1 노드(Q101)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q101)의 전위는 래치(102)에 래치된 후 제 4 인버터(I104)를 통해 로우 상태의 디스에이블 신호(abuf_dist)로 출력된다. 디스에이블 신호(abuf_dist)는 딜레이 체인(103)을 통해 소정 시간 지연되고, 제 5 인버터(I105)를 통해 반전되어 NAND 게이트(104)에 입력된다. NAND 게이트(104)는 로우 상태의 신호를 출력한다. 로우 상태로 출력된 NAND 게이트(104)의 출력 신호에 의해 제 1 PMOS 트랜지스터(P101)가 턴온되어 제 1 노드(Q101)는 하이 상태로 된다. 따라서, 디스에이블 신호(abuf_dist)는 하이 상태로 출력된다. 여기서, 딜레이 체인(103)의 지연 시간은 설정된 리프레쉬 주기만큼 설정된다. 따라서, 디스에이블 신호(abuf_dist)는 딜레이 체인(103)에 의해 설정된 시간, 즉 리프레쉬 주기 이후에 하이 상태로 천이된다. 그런데, 딜레이 체인(103)의 지연 시간은 주파수 또는 디바이스에 따라 변경해야 한다.
도 2는 도 1의 디스에이블 회로로부터 출력되는 디스에이블 신호에 의해 제어되는 주변 회로의 개략도이다.
먼저, 리프레쉬 동작 이외의 다른 동작의 경우 디스에이블 신호(abuf_dist)가 하이 상태로 인가되는데, 이때 NAND 게이트(202)는 클럭 버퍼(201)를 통해 입력된 외부 클럭(extclk)과 하이 상태의 디스에이블 신호(abuf_dist)를 입력하여 소정의 신호를 출력하고, 이 신호가 인버터(I201)를 통해 반전되어 클럭(clk_d)을 발생시킨다. 클럭(clk_d)은 내부 클럭 발생기(203)에 입력되고, 내부 클럭 발생기(203)는 내부 동작을 위해 필요한 펄스 폭을 갖는 클럭(clkp2)과 펄스 폭의 변화없이 최소 딜레이를 갖는 클럭(clkmc)을 발생시키게 된다. 이렇게 발생된 클럭(clkmc)은 어드레스 버퍼(204)에 입력되고, 클럭(clkp2)은 명령 디코더(205)에 입력되어 이들을 동작시키는 신호로서 작용한다.
한편, 리프레쉬 동작의 경우 디스에이블 신호(abuf_dist)가 로우 상태로 인가되는데, 이때 NAND 게이트(202)는 디스에이블 신호(abuf_dist)가 로우 상태로 인가되므로 클럭 버퍼(201)를 통해 입력된 외부 클럭(extclk)에 관계없이 디스에이블되어 하이 상태의 신호를 출력하고, 이 신호가 인버터(I201)에 의해 반전되어 클럭(clk_d)을 출력한다. 로우 상태의 클럭(clk_d)에 의해 내부 클럭 발생기(203)은 디스에이블되어 클럭(clkmc 및 clkp2)를 발생시키지 못한다. 따라서, 클럭(clkmc 및 clkp2)이 발생되지 못하기 때문에 어드레스 버퍼(204) 및 명령 디코더(205)등의 주변 회로는 디스에이블된다.
상기한 바와 같이 디스에이블 신호(abuf_dist)는 리프레쉬 기간내 불필요하게 동작되는 회로, 예를들어 도 2에 도시된 어드레스 버퍼와 명령 디코더등의 주변 회로를 디스에이블시키는 신호로 사용된다. 이러한 회로를 디스에이블시키는 구간은 딜레이 체인(103)의 지연 시간에 따라 제어된다.
그런데, 동작 주파수 또는 디바이스에 따라 지연 시간을 수십 ㎱로 변경해야 하는 번거로움이 있을 뿐만 아니라 주변의 환경에 따라 지연 시간이 변화하기 때문에 디스에이블 신호를 정확하게 제어하기 어렵게 된다. 또한, 2개 이상의 동작 주파수에 의해 동작되는 경우에는 이들 동작 주파수를 감안한 절충선을 찾고 나머지 부분에 대해서는 불필요한 회로 동작으로 인한 전류의 소모를 감수할 수 밖에 없다.
본 발명의 목적은 리프레쉬 동작에서 동작 공통 입력 신호를 이용하여 디스에이블 신호를 제어함으로써 주파수 또는 디바이스에 따라서도 회로의 변경없이 주변 회로를 정확하게 제어할 수 있어 불필요한 전류의 소모를 줄일 수 있는 디스에이블 회로를 제공하는데 있다.
본 발명의 다른 목적은 리프레쉬 동작에서 주변 환경이 변화하여도 주변 회로를 정확하게 제어할 수 있는 디스에이블 회로를 제공하는데 있다.
본 발명에 따른 디스에이블 회로는 리프레쉬 신호에 따라 리프레쉬 동작에서 주변 회로를 디스에이블시키기 위한 신호를 발생시키는 디스에이블 신호 발생부와, 다수의 입력 신호를 이용하여 상기 리프레쉬 동작 이외의 동작에서 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 1 신호 발생부와, 상기 다수의 입력 신호를 이용하여 상기 리프레쉬 동작을 수행한 직후 다음 리프레쉬 동작을 수행하도록 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 2 신호 발생부로 이루어진다.
상기 입력 신호는 /RAS 및 /CAS를 포함한다.
상기 디스에이블 신호 발생부는 상기 제 1 신호 발생부의 출력 신호에 따라 구동되어 출력 노드를 풀업시키기 위한 제 1 풀업 트랜지스터와, 파워업 신호에 따라 상기 제 2 신호 발생부의 출력 신호를 반전시키기 위한 NOR 게이트와, 상기 NOR 게이트의 출력 신호에 따라 구동되어 상기 출력 노드를 풀업시키기 위한 제 2 풀업 트랜지스터와, 상기 리프레쉬 신호에 따라 구동되어 상기 출력 노드를 풀다운시키기 위한 풀다운 트랜지스터와, 상기 출력 노드의 전위를 래치하기 위한 래치를 포함한다.
상기 제 1 신호 발생부는 /RAS 및 반전된 /CAS를 입력하기 위한 제 1 NAND 게이트와, 반전된 /RAS 및 /CAS를 입력하기 위한 제 2 NAND 게이트와, 상기 제 1 및 제 2 NAND 게이트의 출력 신호를 입력하기 위한 제 3 NAND 게이트와, 상기 제 3 NAND 게이트의 출력 신호를 반전시키기 위한 인버터로 이루어진다.
상기 제 2 신호 발생부는 /RAS 및 /CAS를 입력하기 위한 NOR 게이트이다.
또한, 본 발명에 따른 디스에이블 회로는 리프레쉬 신호에 따라 리프레쉬 동작에서 주변 회로를 디스에이블시키기 위한 신호를 발생하기 위한 디스에이블 신호 발생부와, /RAS 및 /CAS를 이용하여 상기 리프레쉬 동작 이외의 동작에서 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 1 신호 발생부와, 상기 /RAS 및 /CAS를 이용하여 상기 리프레쉬 동작을 수행한 직후 다음 리프레쉬 동작을 수행하도록 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 2 신호 발생부로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 디스에이블 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 신호 발생부(10)는 공통 입력 신호인 /RAS와 /CAS를 이용하여 리프레쉬 동작에서는 하이 레벨의 출력 신호(refx)를 출력하고, 리프레쉬 동작 이외의 동작에서는 로우 레벨의 출력 신호(refx)를 출력하는데, 다음과 같이 구성된다.
제 1 인버터(I301)는 /CAS를 반전시키고, 제 2 인버터(I302)는 /RAS를 반전시킨다. 제 1 NAND 게이트(301)는 /RAS와 제 1 인버터(I301)를 통해 반전된 /CAS를 입력하여 논리 조합하고, 제 2 NAND 게이트(302)는 제 2 인버터(I302)를 통해 반전된 /RAS와 /CAS를 입력하여 논리 조합한다. 제 3 NAND 게이트(303)는 제 1 NAND 게 이트(301)의 출력 신호와 제 2 NAND 게이트(302)의 출력 신호를 입력하여 논리 조합한다. 제 3 인버터(I303)는 제 3 NAND 게이트(303)의 출력 신호를 반전시킨다.
제 2 신호 발생부(20)로서 동작되는 제 1 NOR 게이트(305)는 /RAS와 /CAS를 입력하여 논리 조합하는데, 리프레쉬 동작이 종료되고 다음 리프레쉬 동작을 수행할 때 주변 회로, 예를들어 명령 디코더를 다시 인에이블시켜 리프레쉬 신호(arefp6)를 발생시키기 위해 사용된다. 제 2 NOR 게이트(306)는 제 1 NOR 게이트(305)의 출력 신호(aref2)와 파워업 신호(pwrup)를 입력하여 논리 조합한다.
전원 단자(VDD)와 제 1 노드(Q301) 사이에 제 1 PMOS 트랜지스터(P301)와 제 2 PMOS 트랜지스터(P302)가 병렬 접속되고, 제 1 노드(Q301)와 접지 단자(VSS) 사이에 제 1 NMOS 트랜지스터(N301)가 접속된다. 제 1 PMOS 트랜지스터(P301)는 제 1 신호 발생부(10)의 출력 신호(refx)에 따라 구동되고, 제 2 PMOS 트랜지스터(P302)는 제 2 NOR 게이트(306)의 출력 신호에 따라 구동된다. 그리고, 제 1 NMOS 트랜지스터(N301)는 리프레쉬 신호(arefp6)에 따라 구동된다. 제 1 노드(Q301)의 전위를 제 4 및 제 5 인버터(I304 및 I305)로 구성된 래치(304)에 래치되고, 래치(304)의 출력 신호는 제 5 인버터(I305)를 통해 반전되어 출력 신호(abuf_dist)로서 출력된다.
상기와 같이 구성되는 본 발명에 따른 디스에이블 회로의 구동 방법을 설명하면 다음과 같다.
A) 리프레쉬 동작 이외의 동작
리프레쉬 동작 이외의 동작을 실시하게 되면, /RAS, /CAS 신호중 하나의 신호가 하이 상태로 인가된다. 예를들어 /RAS가 하이 상태로 인가되고, /CAS가 로우 상태로 인가될 경우 제 1 인버터(I301)는 로우 상태의 /CAS를 하이 상태로 반전시키고, 제 2 인버터(I302)는 하이 상태의 /RAS를 로우 상태로 반전시킨다. 제 1 NAND 게이트(301)는 하이 상태의 /RAS와 하이 상태의 제 1 인버터(I301)의 출력 신호를 입력하여 로우 상태의 신호를 출력한다. 그리고, 제 2 NAND 게이트(302)는 로우 상태의 제 2 인버터(I302)의 출력 신호와 로우 상태의 /CAS를 입력하여 하이 상태의 신호를 출력한다. 제 3 NAND 게이트(303)는 로우 상태의 제 1 NAND 게이트(301)의 출력 신호와 하이 상태의 제 2 NAND 게이트(302)의 출력 신호를 입력하여 하이 상태의 신호를 출력하고, 이 신호를 제 3 인버터(I303)를 통해 로우 상태의 출력 신호(refx)로 출력된다. 즉, 제 1 신호 발생부(10)는 리프레쉬 동작 이외의 동작에서 로우 상태의 출력 신호(refx)를 출력한다. 따라서, 로우 상태의 출력 신호(refx)에 의해 제 1 PMOS 트랜지스터(P301)는 턴온된다.
한편, 하이 상태의 /RAS와 로우 상태의 /CAS는 제 1 NOR 게이트(305)에 입력되어 로우 상태의 신호가 출력된다. 로우 상태로 출력된 제 1 NOR 게이트(305)의 출력 신호와 로우 상태의 파워업 신호(pwrup)는 제 2 NOR 게이트(306)에 입력되어 하이 상태의 신호가 출력된다. 로우 상태의 제 2 NOR 게이트(306)의 출력 신호에 따라 제 2 PMOS 트랜지스터(P302)는 턴오프된다.
이때, 리프레쉬 신호(arefp6)는 로우 상태로 인가되기 때문에 제 1 NMOS 트랜지스터(N301)는 턴오프된다. 따라서, 제 1 노드(Q301)는 하이 상태로 되고, 이 전위는 래치(304)에 래치된 후 제 5 인버터(I305)를 통해 하이 상태의 디스에이블 신호(abuf_dist)로 출력된다.
하이 상태의 디스에이블 신호(abuf_dist)에 의해 도 2의 NAND 게이트(202)는 인에이블되고, 클럭 버퍼(201)를 통해 입력된 외부 클럭(extclk)에 따라 클럭(clk_d)을 출력한다. 클럭(clk_d)은 내부 클럭 발생기(203)에 입력되어 클럭(clkmc 및 clkp2)을 발생시키게 되고, 이들 클럭(clkmc 및 clkp2)에 의해 어드레스 버퍼(204) 및 명령 디코더(205)등의 주변 회로는 인에이블된다.
B) 리프레쉬 동작
리프레쉬 명령이 입력되면 /RAS 및 /CAS는 로우 상태로 인가되고, 리프레쉬 신호(arefp6)는 하이 상태로 인가된다. 리프레쉬 신호(arefp6)는 일정 시간 하이 상태를 유지하고 그 외에는 로우 상태로 천이된다. 로우 상태로 인가되는 /CAS는 제 1 인버터(I301)를 통해 하이 상태로 반전되고, 로우 상태로 인가되는 /RAS는 제 2 인버터(I302)는 하이 상태로 반전된다. 제 1 NAND 게이트(301)는 로우 상태의 /RAS와 하이 상태의 제 1 인버터(I301)의 출력 신호를 입력하여 하이 상태의 신호를 출력한다. 그리고, 제 2 NAND 게이트(302)는 하이 상태의 제 2 인버터(I302)의 출력 신호와 로우 상태의 /CAS를 입력하여 하이 상태의 신호를 출력한다. 제 3 NAND 게이트(303)는 하이 상태의 제 1 NAND 게이트(301)의 출력 신호와 하이 상태의 제 2 NAND 게이트(302)의 출력 신호를 입력하여 로우 상태의 신호를 출력하고, 이 신호를 제 3 인버터(I303)를 통해 반전되어 하이 상태의 출력 신호(refx)가 출력된다. 즉, 제 1 신호 발생부(10)는 리프레쉬 동작에서 하이 상태의 출력 신호(refx)를 출력한다. 하이 상태의 출력 신호(refx)에 의해 제 1 PMOS 트랜지스터(P301)는 턴오프된다.
한편, 리프레쉬 명령이 입력되어 /RAS 및 /CAS가 로우 상태로 인가되면 제 2 신호 발생부(20)인 제 1 NOR 게이트(305)는 하이 상태의 신호(aref2)를 출력한다. 하이 상태의 제 1 NOR 게이트(305)의 출력 신호(aref2)와 파워업 신호(pwrup)는 제 2 NOR 게이트(306)에 입력되고, 제 2 NOR 게이트(306)는 로우 상태의 신호를 출력하여 제 2 PMOS 트랜지스터(P302)를 턴온시킨다. 파워업 신호(pwrup)는 일정시간 하이 상태를 유지한 후, 로우 상태로 천이된다. 그 후, 리프레쉬 신호(arefp6)가 하이 상태로 인가되면 제 1 NMOS 트랜지스터(N301)는 턴온되기 때문에 제 1 노드(Q301)는 로우 상태로 디스차지 된다. 로우 상태의 제 1 노드(Q301)의 전위는 래치(304)에 래치된 후 제 5 인버터(I305)를 통해 반전되어 로우 상태의 버퍼 디스에이블 신호(abuf_dist)로서 출력된다. 파워업 신호(pwrup)는 리프레쉬 신호(arefp6)보다 먼저 생성된다.
로우 상태의 버퍼 디스에이블 신호(abuf_dist)에 의해 도 2의 NAND 게이트(202)는 클럭 버퍼(201)를 통해 입력된 외부 클럭(extclk)에 관계없이 디스에이블되어 하이 상태의 클럭(clk_d)을 출력한다. 하이 상태의 클럭(clk_d)에 의해 내부 클럭 발생기(203)은 디스에이블되어 클럭(clkmc 및 clkp2)를 발생시키지 못한다. 따라서, 클럭(clkmc 및 clkp2)이 발생되지 못하기 때문에 어드레스 버퍼(204) 및 명령 디코더(205)등의 주변 회로는 디스에이블된다.
C) 리프레쉬 동작 직후 다시 리프레쉬 동작을 실시하는 경우
리프레쉬 동작 후 필요에 따라 다시 리프레쉬 동작을 실시해야 할 경우에는 리프레쉬 신호(arefp6)를 하이 상태로 입력해야 한다. 이 리프레쉬 신호(arefp6)는 전술한 바와 같이 명령 디코더에서 생성된다. 그런데, 리프레쉬 동작을 실시하여 로우 상태로 디스에이블 신호(abuf_dist)가 출력되고, 이에 따라 어드레스 버퍼(204) 및 명령 디코더(205) 등의 주변 회로가 디스에이블되어 있는 상태이기 때문에 리프레쉬 신호(arefp6)를 입력하기 위해서는 명령 디코더(205)등의 주변 회로를 인에이블하여야 한다. 따라서, 디스에이블 신호(abuf_dist)를 하이 상태로 천이시켜야 하는데, 이를 위해 제 2 신호 발생부(20)가 필요하다.
다음 리프레쉬 동작을 수행하기 위해서는 /RAS 및 /CAS가 로우 상태로 인가되면, 이를 제 2 신호 발생부(20)의 역할을 하는 제 1 NOR 게이트(305)가 입력하여 하이 상태의 신호(aref2)를 출력한다. 이 신호를 로우 상태의 파워업 신호(pwrup)와 함께 제 2 NOR 게이트(306)에 입력되고, 제 2 NOR 게이트(306)는 로우 상태의 신호를 출력한다. 따라서, 제 2 PMOS 트랜지스터(P302)는 턴온되어 제 1 노드(Q301)는 하이 상태를 유지하게 된다. 하이 상태의 제 1 노드(Q301)의 전위는 래치(304)에 래치된 후 제 5 인버터(I305)를 통해 하이 상태의 디스에이블 신호(abuf_dist)로서 출력된다.
하이 상태의 디스에이블 신호(abuf_dist)에 의해 NAND 게이트(202)는 인에이블되고, 클럭 버퍼(201)를 통해 입력된 외부 클럭(extclk)에 따라 클럭(clk_d)을 출력한다. 클럭(clk_d)은 내부 클럭 발생기(203)에 입력되어 클럭(clkmc 및 clkp2)을 발생시키게 되고, 이들 클럭(clkmc 및 clkp2)에 의해 어드레스 버퍼(204) 및 명령 디코더(205)등의 주변 회로는 인에이블된다. 따라서, 다음 리프레쉬를 위한 리 프레쉬 신호(arefp6)가 발생되어 리프레쉬 동작을 수행하게 된다.
도 4는 종래의 버퍼 제어 회로와 본 발명에 따른 버퍼 제어 회로의 동작 파형을 도시한 것으로, A는 종래의 버퍼 제어 회로로부터 출력된 버퍼 디스에이블 신호(abuf_dist)와 이에 따라 클럭 발생기로부터 발생된 클럭(clkp2)를 나타내고, B는 본 발명에 따른 버퍼 제어 회로로부터 출력된 버퍼 디스에이블 신호(abuf_dist)와 이에 따라 클럭 발생기로부터 발생된 클럭(clkp2)를 나타낸다. 도시된 바와 같이 종래의 버퍼 제어 회로에 비해 본 발명에 따른 버퍼 제어 회로로부터 출력된 버퍼 디스에이블 신호(abuf_dist)가 불필요한 전류 소모를 상당이 줄일 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 종래의 딜레이 체인 대신에 /RAS 및 /CAS등의 공통 신호를 입력으로 하는 회로부를 이용하여 디스에이블 신호를 제어함으로써 동작 주파수의 한계없이 어떤 디바이스에서도 사용할 수 있고, 리프레쉬 주기에 따라 별도의 회로 수정을 필요로 하지 않기 때문에 종래 기술에서와 같은 불필요한 전류 소모를 없앨 수 있다.

Claims (6)

  1. 리프레쉬 신호에 따라 리프레쉬 동작에서 주변 회로를 디스에이블시키기 위한 신호를 발생시키는 디스에이블 신호 발생부;
    다수의 입력 신호를 이용하여 상기 리프레쉬 동작 이외의 동작에서 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 1 신호 발생부; 및
    상기 다수의 입력 신호를 이용하여 상기 리프레쉬 동작을 수행한 직후 다음 리프레쉬 동작을 수행하도록 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 2 신호 발생부로 이루어진 디스에이블 회로.
  2. 제 1 항에 있어서, 상기 입력 신호는 /RAS 및 /CAS를 포함하는 디스에이블 회로.
  3. 제 1 항에 있어서, 상기 디스에이블 신호 발생부는 상기 제 1 신호 발생부의 출력 신호에 따라 구동되어 출력 노드를 풀업시키기 위한 제 1 풀업 트랜지스터;
    파워업 신호와 상기 제 2 신호 발생부의 출력 신호를 논리 조합하기 위한 NOR 게이트;
    상기 NOR 게이트의 출력 신호에 따라 구동되어 상기 출력 노드를 풀업시키기 위한 제 2 풀업 트랜지스터;
    상기 리프레쉬 신호에 따라 구동되어 상기 출력 노드를 풀다운시키기 위한 풀다운 트랜지스터; 및
    상기 출력 노드의 전위를 래치하기 위한 래치를 포함하는 디스에이블 회로.
  4. 제 1 항에 있어서, 상기 제 1 신호 발생부는 /RAS 및 반전된 /CAS를 입력하기 위한 제 1 NAND 게이트;
    반전된 /RAS 및 /CAS를 입력하기 위한 제 2 NAND 게이트;
    상기 제 1 및 제 2 NAND 게이트의 출력 신호를 입력하기 위한 제 3 NAND 게이트; 및
    상기 제 3 NAND 게이트의 출력 신호를 반전시키기 위한 인버터로 이루어진 디스에이블 회로.
  5. 제 2 항에 있어서, 상기 제 2 신호 발생부는 /RAS 및 /CAS를 입력하기 위한 NOR 게이트인 디스에이블 회로.
  6. 리프레쉬 신호에 따라 리프레쉬 동작에서 주변 회로를 디스에이블시키기 위한 신호를 발생하기 위한 디스에이블 신호 발생부;
    /RAS 및 /CAS를 이용하여 상기 리프레쉬 동작 이외의 동작에서 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 1 신호 발생부; 및
    상기 /RAS 및 /CAS를 이용하여 상기 리프레쉬 동작을 수행한 직후 다음 리프레쉬 동작을 수행하도록 상기 주변 회로를 인에이블시키기 위해 상기 디스에이블 신호 발생부를 제어하기 위한 신호를 발생시키는 제 2 신호 발생부로 이루어진 디스에이블 회로.
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