JP5677489B2 - 半導体装置 - Google Patents
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Description
(付記)
1.半導体パッケージ内に複数のLSIを積層した半導体装置であって、
パッケージ基板と、
前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第1LSIと、
前記第1LSIの上方に配置され、複数の第1ビット線及び複数の第1ワード線の交点に設けられた複数の第1メモリセルを具備する第1記憶装置を有する第2LSIと、
前記第2LSIの上方に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第3LSIと、
前記第2LSIを貫通して設けられ、前記第1、第2及び第3LSIを互いに電気的に接続するための第1貫通電極とを有することを特徴とする半導体装置。
2.前記1記載の半導体装置において、
前記第1LSIは、前記半導体パッケージの外部から受信した第1データを、前記第2LSIに書き込み、
前記第3LSIは、前記第1データを前記第2LSIから読み出して前記演算処理を行うことを特徴とする半導体装置。
3.上記1記載の半導体装置において、
前記第3LSIは、前記演算処理の結果である第2データを前記第2LSIに書き込み、
前記第1LSIは、前記第2データを前記第2LSIから読み出して前記半導体パッケージの外部に送信することを特徴とする半導体装置。
4.上記1記載の半導体装置において、
前記第1貫通電極は、前記第1、第2及び第3LSIを貫通していることを特徴とする半導体装置。
5.上記1記載の半導体装置において、
前記第3LSIは、前記第3LSIの下面に前記演算処理を行うための回路が構成されていることを特徴とする半導体装置。
6.上記1記載の半導体装置において、
前記第1貫通電極は、前記第1LSI及び前記第2LSIを貫通して設けられ、
前記第1LSIは、前記第1LSIの下面に前記通信回路が構成されていることを特徴とする半導体装置。
7.上記1記載の半導体装置において、
前記パッケージ基板と前記第3LSIを接続するための第1ボンディングワイヤをさらに有し、
前記第1貫通電極を介して、前記第1、第2及び第3LSIに第1電源が供給され、
前記第1ボンディングワイヤを介して、前記第3LSIに前記第1電源とは電圧の異なる第2電源が供給されることを特徴とする半導体装置。
8.上記7記載の半導体装置において、
前記第2LSIと前記第3LSIの間に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第4LSIと、
前記第4LSIを貫通して設けられ、前記第3LSIと前記第4LSIとを電気的に接続するための第2貫通電極をさらに有し、
前記第1貫通電極を介して、前記第1、第2、第3及び第4LSIに第1電源が供給され、
前記第2貫通電極を介して、前記第3及び第4LSIに前記第1電源よりも電圧の高い第2電源が供給されることを特徴とする半導体装置。
9.上記1記載の半導体装置において、
前記第2LSIと前記第3LSIの間に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第4LSIと、
前記第4LSIを貫通して設けられ、前記第3LSIと前記第4LSIとを電気的に接続するための第2貫通電極とをさらに有し、
前記第1貫通電極を介して、前記第1、第2、第3及び第4LSIの間のデータ通信を行い、
前記第2貫通電極を介して、前記第3LSIと前記第4LSIの間のデータ通信を行うことを特徴とする半導体装置。
10.上記1記載の半導体装置において、
前記パッケージ基板と前記第3LSIとを電気的に接続するための第2ボンディングワイヤをさらに有し、
前記第1貫通電極を介して、前記第1、第2及び第3LSIの間で第3データのデータ通信を行い、
前記第2ボンディングワイヤを介して、前記第1LSIと第3LSIの間で第4データのデータ通信を行うことを特徴とする半導体装置。
11.上記10記載の半導体装置において、
前記第4データは、前記第3LSIの識別情報又は前記第3LSIの動作周波数の初期値を示す情報であることを特徴とする半導体装置。
12.上記1記載の半導体装置において、
前記第1LSIは、活性状態において入力されたデータを前記第1貫通電極に出力し、
非活性状態において前記第1貫通電極への出力を入力されたデータに依存しない状態とする第1回路ブロックと、前記第1回路ブロックの制御を行うための第1制御ブロックとをさらに有し、
前記第3LSIは、活性状態において入力されたデータを前記第1貫通電極に出力し、
非活性状態において前記第1貫通電極への出力を入力されたデータに依存しない状態とする第2回路ブロックと、前記第2回路ブロックの制御を行うための第2制御ブロックとをさらに有し、
前記第1又は第2制御ブロックのうち一方は、前記第1LSIと前記第3LSIのどちらに前記第2LSIへのアクセスを許可するかを決定するための調停機能を有し、
前記第1制御ブロックが前記調停機能を有する場合であって前記第1LSIに前記第2LSIへのアクセスを許可するときは、前記第1制御ブロックは、前記第1回路ブロックを前記活性状態にし、
前記第1制御ブロックが前記調停機能を有する場合であって前記第3LSIに前記第2LSIへのアクセスを許可するときは、前記第1制御ブロックは、前記第1回路ブロックを前記非活性状態にするとともに、前記第2制御ブロックに前記第1貫通電極の使用許可を示す第1信号を送信し、
前記第1制御ブロックが前記調停機能を有しない場合は、前記第1制御ブロックは、前記第2制御ブロックから前記第1貫通電極の使用許可を示す第2信号を受信したときは前記第1回路ブロックを前記活性状態とし、前記第2制御ブロックから前記第2信号を受信しないときは前記第1回路ブロックを前記非活性状態とすることを特徴とする半導体装置。
13.上記12記載の半導体装置において、
前記第1LSIが前記第2LSIにアクセスする回数が前記第3LSIが前記第2LSIにアクセスする回数よりも多い場合は、前記第1制御ブロックが前記調停機能を有し、
前記第3LSIが前記第2LSIにアクセスする回数が前記第1LSIが前記第2LSIにアクセスする回数よりも多い場合は、前記第2制御ブロックが前記調停機能を有することを特徴とする半導体装置。
14.上記12記載の半導体装置において、
前記第1及び第2制御ブロックは、前記第1又は第2制御ブロックのどちらが前記調停機能を有するかを示す指定信号を受信することを特徴とする半導体装置。
15.前記第14記載の半導体装置において、
前記第1LSIは、前記指定信号を前記第1LSIの外部から受信するための第1端子を有し、
前記第3LSIは、前記指定信号を前記第3LSIの外部から受信するための第2端子を有することを特徴とする半導体装置。
16.上記12記載の半導体装置において、
前記第1又は第2制御ブロックのどちらが前記調停機能を有するかを記憶するための不揮発メモリをさらに有することを特徴とする半導体装置。
17.上記1記載の半導体装置において、
前記第1LSIと前記第2LSIの間に配置され、複数の第2ビット線及び複数の第2ワード線の交点に設けられた複数の第2メモリセルを具備する第2記憶装置を有する第5LSIと、
前記第2LSIと前記第3LSIの間に配置され、前記第1又は第2記憶装置の記憶情報を用いて演算処理を行うための第6LSIとをさらに有し、
前記第2LSIは、前記第2LSIを前記第5LSIと区別するための第1識別信号を受信し、
前記第5LSIは、前記第5LSIを前記第2LSIと区別するための第2識別信号を受信し、
前記第3LSIは、前記第3LSIを前記第5LSIと区別するための第3識別信号を受信し、
前記第6LSIは、前記第6LSIを前記第3LSIと区別するための第4識別信号を受信することを特徴とする半導体装置。
18.前記第17記載の半導体装置において、
前記第2LSIは、前記第1識別信号を前記第2LSIの外部から受信するための第1端子を有し、
前記第5LSIは、前記第2識別信号を前記第5LSIの外部から受信するための第2端子を有し、
前記第3LSIは、前記第3識別信号を前記第3LSIの外部から受信するための第3端子を有し、
前記第6LSIは、前記第4識別信号を前記第6LSIの外部から受信するための第4端子を有することを特徴とする半導体装置。
19.上記17記載の半導体装置において、
前記第1乃至第4識別信号を記憶するための不揮発メモリをさらに有することを特徴とする半導体装置。
20.上記1記載の半導体装置において、
前記第1貫通電極を介して、前記第1、第2及び第3LSIの間で第5データのデータ通信を行い、
前記第5データは、前記第5データの送信元のLSIを示す第1情報及び前記第5データの送信先のLSIを示す第2情報を有することを特徴とする半導体装置。
21.上記1記載の半導体装置において、
前記第1LSIは、第1無線通信回路をさらに有し、
前記第3LSIは、第2無線通信回路をさらに有し、
前記第1及び第2無線通信回路を用いて、前記第1LSIと前記第3LSIの間のデータ通信を行うことを特徴とする半導体装置。
22.上記1記載の半導体装置において、
前記第1及び第3LSIの電源端子と接続され、前記第2LSIを貫通し、かつ前記第2LSIの電源端子と接続されない第3貫通電極をさらに有し、
前記第1貫通電極は、前記第1、第2及び第3LSIに第1電源を供給し、
前記第3貫通電極は、前記第3LSIに、前記第1電源とは電圧の異なる第3電源を供給することを特徴とする半導体装置。
23.上記1記載の半導体装置において、
前記第1及び第3LSIを電気的に接続し、前記第2LSIを貫通し、かつ前記第1記憶装置の入力端子と接続されない第4貫通電極をさらに有し、
前記第4貫通電極を介して、前記第1LSIと第3LSIの間の通信を行うことを特徴とする半導体装置。
24.上記1記載の半導体装置において、
前記第1貫通電極は、前記第1LSIの上面と下面の間に設けられ、前記第1LSIの上面と下面との間の通信の際に信号の増幅を行うための第1回路と、前記第2LSIの上面と下面の間に設けられ、前記第2LSIの上面と下面との間の通信の際に信号の増幅を行うための第2回路と、前記第3LSIの上面と下面の間に設けられ、前記第3LSIの上面と下面の間の通信の際に信号の増幅を行うための第3回路とを有することを特徴とする半導体装置。
Claims (4)
- 半導体パッケージ内に複数のLSIを積層した半導体装置であって、
パッケージ基板と、
前記パッケージ基板に接続され、前記半導体パッケージの外部とデータ通信を行うための通信回路を有する第1LSIと、
前記第1LSIの上方に配置され、複数の第1ビット線及び複数の第1ワード線の交点に設けられた複数の第1メモリセルを具備する第1記憶装置を有する第2LSIと、
前記第2LSIの上方に配置され、前記第1記憶装置の記憶情報を用いて演算処理を行うための第3LSIと、
前記第2LSIを貫通して設けられ、前記第1、第2及び第3LSIを互いに電気的に接続するための第1貫通電極とを有し、
前記パッケージ基板と前記第3LSIを接続するための第1ボンディングワイヤをさらに有し、
前記第1貫通電極を介して、前記第1、第2及び第3LSIに第1電源が供給され、
前記第1ボンディングワイヤを介して、前記第3LSIに前記第1電源とは電圧の異なる第2電源が供給されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1貫通電極は、前記第1LSI及び前記第2LSIを貫通して設けられ、
前記第1LSIは、前記第1LSIの下面に前記通信回路が構成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第2LSIを貫通して設けられ、前記第1、第2及び第3LSIを互いに電気的に接続するための第1の通信用貫通電極をさらに有し、
前記第1LSIと前記第2LSI、および、前記第3LSIと前記第2LSIは前記第1通信用貫通電極を介してデータの通信を行い、
前記データは、前記データの送信元のLSIを示す情報及び前記データの送信先のLSIを示す情報を有することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記パッケージ基板と前記第3LSIとを電気的に接続するための第2ボンディングワイヤをさらに有し、
前記第1LSIと第3LSIの間のデータ通信を、前記第2ボンディングワイヤと前記パッケージ基板内配線を介して行うことを特徴とする半導体装置。
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