KR101078717B1 - 칩 스택 패키지 - Google Patents

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Abstract

본 발명은 2개의 반도체 칩을 적층하여 구성하는 칩 스택 패키지를 개시한다. 개시된 본 발명은 다수개의 제1본딩패드를 구비한 센터패드형의 제1반도체 칩과, 상기 제1반도체 칩의 상부에 배치되며, 다수개의 제2본딩패드를 구비하고, 내부에 각 제2본딩패드와 연결되는 관통형 금속패드가 구비된 센터패드형의 제2반도체 칩과, 상기 관통형 금속패드를 개재하여 제1반도체 칩의 제1본딩패드와 제2반도체 칩의 제2본딩패드간을 상호 연결시키는 범프와, 상기 제2반도체 칩의 제2본딩패드가 노출되도록 상기 제2반도체 칩의 상부면과 제1, 2반도체 칩의 측면 및 제1반도체 칩의 하부면을 둘러싸며, 상기 제2반도체 칩의 상부면에 배치되는 본드핑거와 제1반도체 칩의 하부면에 배치되는 볼 랜드를 포함한 회로패턴이 구비된 플렉서블 패턴테이프와, 상기 제2반도체 칩의 제2본딩패드와 플렉서블 패턴테이프의 본드핑거간을 전기적으로 연결하는 본딩와이어와, 상기 본딩와이어를 포함한 플렉서블 패턴테이프의 상측을 몰딩하는 봉지제와, 상기 플렉서블 패턴테이프의 볼 랜드에 부착된 솔더 볼을 포함한다.

Description

칩 스택 패키지{Chip stack package}
도 1 및 도 2는 종래의 칩 스택 패키지를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 칩 스택 패키지를 설명하기 위한 공정별 단면도.
도 4는 봉 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
11, 11a, 21, 21a, 31, 31a : 반도체 칩 12, 12a, 22, 22a : 인너리드
13, 13a, 23 : 아우터리드 14, 14a : 리드프레임
15, 15a, 25, 25a, 35 : 본딩와이어 16, 16a, 26, 36, 36a : 봉지제
32, 32a : 본딩패드 33 : 금속패드
34 : 에폭시 37 : 금형
38, 38a : 범프 39 : 솔더 볼
40 : 패턴테이프 41 : 본드핑거
41a : 볼 랜드
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 2개의 반도체 칩을 적층하여 구성하는 칩 스택 패키지에 관한 것이다.
최근 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
이하에서는 도 1 및 도 2를 참조하여 종래의 스택 패키지들을 설명하도록 한다.
도 1은 종래의 스택 패키지에서 2개의 반도체 패키지를 적층하여 구성하는 패키지 스택을 도시한 단면으로서, 도시된 바와 같이, 종래의 패키지 스택은 2개의 반도체 패키지(10, 10a)가 적층되고, 상기 반도체 패키지(10, 10a)의 각 아우터리드(13, 13a)가 상호 연결된 구조이다.
여기서, 2개의 반도체 패키지(10, 10a)는 센터패드형의 반도체 칩(11, 11a)이 인너리드(12, 12a)와 아우터리드(13, 13a)를 구비한 리드프레임(14, 14a)에 부착되고, 본딩와이어(15, 15a)에 의해 반도체 칩(11, 11a)과 인너리드(12, 12a)가 전기적으로 연결되며, 또한, 반도체 칩(11, 11a) 및 와이어 본딩된 인너리드(12, 12a)의 상하부면이 봉지제(16, 16a)에 의해 몰딩된 구조로 이루어진다.
도 2는 종래의 스택 패키지에서 하나의 패키지 내부에 2개의 반도체 칩을 적층하여 구성하는 칩 스택을 도시한 단면으로서, 도시된 바와 같이, 종래의 칩 스택은 하나의 패키지(20) 내부에 2개의 반도체 칩(21, 21a)이 적층된 구조이다.
여기서, 2개의 반도체 칩(21, 21a)은 2개의 인너리드(22, 22a)에 부착되고, 본딩와이어(25, 25a)에 의해 2개의 반도체 칩(21, 21a)과 2개의 인너리드(22, 22a)가 전기적으로 연결된다.
또한, 2개의 인너리드(22, 22a)가 상호 접합되어 연결되며, 접합된 2개의 인너리드(22, 22a)는 아우터리드(23)와 연결되고, 2개의 반도체 칩(21, 21a)을 포함한 2개의 인너리드(22, 22a)의 상하부면이 봉지제(16)에 의해 몰딩된다.
그러나, 전술한 종래의 스택 패키지는 인너리드와 아우터리드를 구비한 리드프레임에 반도체 칩이 부착되어 있으므로, 종래의 스택 패키지는 구조 및 동작에 있어 문제를 유발할 수 있다.
구체적으로, 전자의 경우, 2개의 반도체 패키지가 적층된 구조이므로 패키지 전체 높이가 크게 증가하여 패키지의 박형화에 한계가 있다. 또한, 2개의 반도체 패키지의 아우터리드가 상호 연결되어 있으므로 상부의 반도체 패키지 신호의 전송 경로가 길어진다. 아울러, 아우터리드에 의해 2개의 반도체 패키지가 상호 연결되어 있으므로 연결이 불안정하여 패키지의 신뢰성이 저하될 수 있다.
한편, 후자의 경우, 2개의 반도체 칩과 인너리드를 전기적으로 연결하는 본딩와이어가 인접해 있으므로 2개의 반도체 칩이 동시에 동작하면, 두 반도체 칩의 신호가 상호 간섭하여 노이즈가 발생될 수 있다. 그 결과, 전자와 마찬가지로 패키지의 신뢰성이 저하될 수 있다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 리드프레임을 사용하지 않는 칩 스택 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 리드프레임을 사용하지 않음으로써 패키지의 신뢰성을 향상시킬 수 있는 칩 스택 패키지를 제공함에 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 다수개의 제1본딩패드를 구비한 센터패드형의 제1반도체 칩; 상기 제1반도체 칩의 상부에 배치되며, 다수개의 제2본딩패드를 구비하고, 내부에 각 제2본딩패드와 연결되는 관통형 금속패드가 구비된 센터패드형의 제2반도체 칩; 상기 관통형 금속패드를 개재하여 제1반도체 칩의 제1본딩패드와 제2반도체 칩의 제2본딩패드간을 상호 연결시키는 범프; 상기 제2반도체 칩의 제2본딩패드가 노출되도록 상기 제2반도체 칩의 상부면과 제1, 2반도체 칩의 측면 및 제1반도체 칩의 하부면을 둘러싸며, 상기 제2반도체 칩의 상부면에 배치되는 본드핑거와 제1반도체 칩의 하부면에 배치되는 볼 랜드를 포함한 회로패턴이 구비된 플렉서블 패턴테이프; 상기 제2반도체 칩의 제2본딩패드와 플렉서블 패턴테이프의 본드핑거간을 전기적으로 연결하는 본딩와이어; 상기 본딩와이어를 포함한 플렉서블 패턴테이프의 상측을 몰딩하는 봉지제; 및 상기 플렉서블 패턴테이프의 볼 랜드에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 칩 스택 패키지 를 제공한다.
또한, 상기 제1반도체 칩과 제2반도체 칩 사이의 가장자리에 개재되어 균일하게 간격을 유지시키는 밸런스 유지 수단을 더 포함하며, 여기서, 상기 밸런스 유지 수단은 범프이다.
아울러, 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 주입된 접착성 에폭시를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
도 3e는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도로서, 도시된 바와 같이, 본 발명의 칩 스택 패키지는 센터패드형의 제1반도체 칩(31)과 제2반도체 칩(31a)이 범프(38, 38a) 및 접착성 에폭시(34)에 의해 전기적 및 기계적으로 상호 연결되며, 이러한 제1반도체 칩(31)과 제2반도체 칩(31a)의 상하부면 및 측면에 패턴테이프(40)가 부착된 구조이다.
여기서, 제1반도체 칩(31)에는 본딩패드(32)가 구비되고, 제2반도체 칩(31a)에는 본딩패드(32a) 및 상기 본딩패드(32a)와 연결되어 제2반도체 칩(31a)의 내부를 수직으로 관통하는 금속패드(33)가 구비된다. 그리고, 금속패드(33)와 범프(38)에 의해 제1반도체 칩(31)의 본딩패드(32)와 제2반도체 칩(31a)의 본딩패드(32a)는 전기적으로 연결된다. 또한, 제1반도체 칩(31)의 양측 가장자리부 상에 배치된 범프(38a)에 의해 제1반도체 칩(31)과 제2반도체 칩(31a) 사이의 간격이 일정하게 유 지된다.
아울러, 패턴테이프(40)에는 본드핑거(41)와 볼 랜드(41a)를 포함한 회로패턴이 구비되며, 패턴테이프(40)는 본드핑거(41)가 제2반도체 칩(31a)의 상부면에 배치되고, 제2반도체 칩(31a)의 본딩패드 (32a)가 노출되도록 제2반도체 칩(31a)의 상부면에 부착된다. 또한, 패턴테이프(40)는 볼 랜드(41a)가 제1반도체 칩(31)의 하부면에 배치되도록 제1반도체 칩(31)의 하부면과 제1, 2반도체 칩(31, 31a)의 측면에 부착된다.
그리고, 제2반도체 칩(31a)의 본딩패드(32a)와 패턴테이프(40)의 본드핑거 (41)는 본딩와이어(35)에 의해 전기적으로 연결되며, 또한, 본딩와이어(35)를 포함한 패턴테이프(40)의 상부면 전체는 봉지제(36)에 의해 몰딩되고, 패턴테이프(40)의 볼 랜드(41a)에는 솔더 볼(39)이 부착된다.
이와 같은 구조를 갖는 본 발명의 칩 스택 패키지는 제1반도체 칩(31)과 제2반도체 칩(31a)이 범프(32)에 의해 연결됨으로써 본딩와이어(35)의 길이가 짧아져 신호 전송의 경로가 감소하고, 또한, 감소된 본딩와이어(35)에 의해 몰딩 공정시 발생하는 와이어 손상을 감소시킬 수 있다. 아울러, 2개의 반도체 칩(31, 31a)을 안정적으로 상호 연결시킴으로써 패키지의 신뢰성을 향상시킬 수 있다
그리고, 본 발명의 칩 스택 패키지는 리드프레임이 아닌 패턴테이프(40)에 2개의 반도체 칩(31, 31a)을 적층함으로써 리드프레임에 비해 두께가 얇은 패턴테이프(40)에 의해 패키지의 박형화를 이룰 수 있다.
이하에서는 도 3a 내지 도 3e를 참조하여 본 발명에 따른 칩 스택 패키지의 제조 공정을 설명하도록 한다. 여기서, 도 3a 내지 도 3e는 본 발명에 따른 칩 스택 패키지의 제조 공정별 단면도이다.
먼저, 도 3a를 참조하면, 본딩패드(32)가 구비된 센터패드형의 제1반도체 칩(31) 상에 범프(38, 38a) 및 접착성 에폭시(34)를 매개로 하여 본딩패드(32a)와 관통형 금속패드(33)가 구비된 제2반도체 칩(31a)을 부착한다.
여기서, 범프(38, 38a)는 제1반도체 칩(31)의 본딩패드(32)와 제2반도체 칩(31a)의 금속패드(33)가 상호 연결되도록 배치하고, 또한, 제1반도체 칩(31)과 제2반도체 칩(31a)이 일정한 간격으로 유지되도록 제1반도체 칩(31) 양측 가장자리 상에 배치한다. 그리고, 에폭시(34)는 범프(38, 38a)를 포함한 제1반도체 칩(31)과 제2반도체 칩(31a) 사이에 주입하여 형성한다.
그런 다음, 도 3b를 참조하면, 제2반도체 칩(31a)이 상측에 위치하도록 제1반도체 칩(31)의 하부면을 본드핑거(41)와 볼 랜드(41a)를 포함한 회로패턴이 형성된 플렉서블 패턴테이프(40)의 상부면에 부착한다.
그리고 나서, 도 3c를 참조하면, 금형(37)으로 패턴테이프(40)를 구부려 패턴테이프(40)가 제2반도체 칩(31a)의 상부면과 제1, 2반도체 칩(31, 31a)의 양측면에 부착되도록 한다.
이때, 제2반도체 칩(31a)의 상부면은 제2반도체 칩(31a)의 본딩패드(32a)가 노출되도록 패턴테이프(40)를 부착하며, 또한, 패턴테이프(40)의 본드핑거(41)가 제2반도체 칩(31a)의 상측에 배치되어 제2반도체 칩(31a)의 본딩패드(32a)와 인접하도록 하고, 패턴테이프(40)의 볼 랜드(41a)가 제1반도체 칩(31)의 하측에 배치되 도록 한다.
다음으로, 도 3d를 참조하면, 본딩와이어(35)로 제2반도체 칩(31a)의 본딩패드(32a)와 패턴테이프(40)의 본드핑거(41)를 전기적으로 연결한다.
이어서, 도 3e를 참조하면, 본딩와이어(35)를 포함한 패턴테이프(40)의 상부면 전체을 봉지제(36)로 몰딩한 후, 패턴테이프(40)의 볼 랜드(41a)에 솔더 볼(39)을 부착하여 본 발명의 칩 스택 패키지를 완성한다.
도 4는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 도시한 단면으로서, 이를 설명하면 다음과 같다. 여기서, 도 3e와 동일한 부분은 동일한 도면 부호로 나타내며, 아울러, 각 도면에 대한 설명은 도 3e의 구성 요소와 상이한 부분에 대해서만 하도록 한다.
도시된 바와 같이, 이 실시예의 칩 스택 패키지는 본딩와이어(35)를 포함한 패턴테이프(40)의 상부면 전체가 봉지제(36)에 의해 몰딩되었던 이전 실시예와를 달리 본딩와이어(35)를 포함한 패턴테이프(40) 상부면의 본드핑거(41) 영역 부분만 봉지제(36a)에 의해 몰딩된다.
이와 같은 구조의 칩 스택 패키지 또한, 이전실시예와 동일한 효과를 얻을 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명은 범프를 통해 2개의 반도체 칩을 상호 연결하고, 또한, 패턴테이프에 2개의 반도체 칩을 적층함으로써 패키지의 박형화를 향상시킬 수 있으며, 본딩와이어의 길이를 감소시켜 본딩와이어의 손상을 방지할 수 있다.
또한, 본 발명은 2반도체 칩을 안정적으로 연결함으로써 패키지의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (5)

  1. 상면에 다수개의 제1본딩패드들을 구비한 센터패드형의 제1반도체 칩;
    상기 제1반도체 칩 상면 상에 적층되며 상기 제1반도체 칩과 대향하는 일면에 다수개의 제2본딩패드들을 구비하며, 상기 일면 및 상기 일면과 대향하는 타면을 관통하고 상기 제2본딩패드와 연결되는 관통형 금속패드를 구비하는 센터패드형의 제2반도체 칩;
    상기 제1반도체 칩의 제1본딩패드와 상기 제2반도체 칩의 타면으로 노출되는 상기 관통형 금속패드의 단부를 연결하는 범프;
    상기 제2반도체 칩의 제2본딩패드가 노출되도록 상기 제2반도체 칩의 상부면과 제1, 2반도체 칩의 측면 및 제1반도체 칩의 하부면을 둘러싸며, 상기 제2반도체 칩의 상부에 배치되는 본드핑거 및 제1반도체 칩의 하부에 배치되는 볼랜드를 포함한 회로패턴을 구비하는 플렉서블 패턴테이프;
    상기 제2반도체 칩의 제2본딩패드와 플렉서블 패턴테이프의 본드핑거간을 전기적으로 연결하는 본딩와이어;
    상기 본딩와이어를 포함한 플렉서블 패턴테이프의 상측을 몰딩하는 봉지제; 및
    상기 플렉서블 패턴테이프의 볼랜드에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1반도체 칩과 제2반도체 칩 사이의 가장자리부에 개재되어 균일하게 간격을 유지시키는 밸런스 유지 수단을 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 밸런스 유지 수단은 범프인 것을 특징으로 하는 칩 스택 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 주입된 접착성 에폭시를 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 패턴테이프는 4000∼11000Å의 두께를 갖는 것을 특징으로 하는 칩 스택 패키지.
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