KR20190057559A - 반도체 장치 - Google Patents

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KR20190057559A
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판, 상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 상기 제1 면과 대향하고 제1 회로 영역이 배치되는 제2 면을 포함하고, 상기 제1 면과 상기 제2 면 사이를 관통하는 제1 관통홀(Through Silicon Via, TSV)이 형성되는 제1 반도체 칩, 및 상기 제1 반도체 칩의 상기 제2 면 상에 배치되어 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 제1 반도체 칩의 상기 제2 면과 마주보는 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀이 미형성되는 상부 반도체 칩을 포함하되, 상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 비아(Through via)을 사용한다.
여러 개의 반도체 칩이 반도체 패키지에 사용됨으로 인해, 반도체 칩으로부터 발생되는 발열 문제가 대두되고 있다. 따라서, 반도체 패키지에서 발생되는 열을 효과적으로 방출시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는, 복수의 반도체 칩 상에 형성되는 상부 반도체 칩의 두께를 복수의 반도체 칩 각각의 두께보다 크게 형성하여, 제조 공정 상에서 상부 반도체 칩을 캐리어 웨이퍼(Carrier Wafer)의 용도로 사용함으로써 반도체 장치의 제조 공정 상의 효율성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 상기 제1 면과 대향하고 제1 회로 영역이 배치되는 제2 면을 포함하고, 상기 제1 면과 상기 제2 면 사이를 관통하는 제1 관통홀(Through Silicon Via, TSV)이 형성되는 제1 반도체 칩, 및 상기 제1 반도체 칩의 상기 제2 면 상에 배치되어 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 제1 반도체 칩의 상기 제2 면과 마주보는 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀이 미형성되는 상부 반도체 칩을 포함하되, 상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 상면에 버퍼 회로 영역이 배치된 버퍼 반도체 칩, 상기 버퍼 반도체 칩의 상기 상면 상에 배치되고, 상기 버퍼 반도체 칩의 상기 상면과 마주보는 제1 면 및 상기 제1 면과 대향하고 제1 회로 영역이 배치되는 제2 면을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제2 면과 마주보는 제3 면 및 상기 제3 면과 대향하고 제2 회로 영역이 배치되는 제4 면을 포함하는 제2 반도체 칩, 상기 제2 반도체 칩의 상기 제4 면 상에 배치되고, 상기 제2 반도체 칩의 상기 제4 면과 마주보는 제5 면 및 상기 제5 면과 대향하고 제3 회로 영역이 배치되는 제6 면을 포함하는 제3 반도체 칩, 및 상기 제3 반도체 칩의 상기 제6 면 상에 배치되고, 상기 제3 반도체 칩의 상기 제6 면과 마주보고 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀(Through Silicon Via, TSV)이 미형성되는 상부 반도체 칩을 포함하되, 상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판, 상기 기판 상에 순차적으로 적층되고, 각각의 상면에 회로 영역을 포함하고, 내부를 관통하는 관통홀(Through Silicon Via, TSV)이 각각 형성된 복수의 반도체 칩, 및 상기 복수의 반도체 칩의 상기 상면 상에 배치되고, 상기 복수의 반도체 칩의 상기 상면과 마주보는 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀이 미형성되는 상부 반도체 칩을 포함하되, 상기 상부 반도체 칩의 두께는 상기 복수의 반도체 칩 중 어느 하나의 두께보다 2배 이상 크고, 상기 복수의 반도체 칩은 2n - 1 개의 반도체 칩을 포함하되, n은 1 이상의 정수이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 8은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 17은 도 11에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 도 18에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판(100), 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140), 상부 반도체 칩(150), 제1 내지 제5 연결단자(161, 162, 163, 164, 165), 제1 내지 제5 언더필재(171, 172, 173, 174, 175) 및 몰딩재(180)를 포함한다.
기판(100)은 반도체 웨이퍼에 기반한 실리콘 기판일 수 있다. 몇몇의 실시예에서 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(Printed Circuit Board, PCB)일 수 있다. 기판(100)은 기판(100) 상에 배치된 반도체 칩과 전기적으로 연결될 수 있다.
기판(100)은 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 배치된 것일 수도 있다.
버퍼 반도체 칩(110)은 기판(100) 상에 배치될 수 있다. 버퍼 반도체 칩(110)은 버퍼 회로 영역(112) 및 제4 관통홀(114)을 포함할 수 있다.
버퍼 회로 영역(112)은 버퍼 반도체 칩(110)의 상면(110a)에 배치될 수 있다. 구체적으로, 버퍼 회로 영역(112)은 기판(100)과 마주보는 버퍼 반도체 칩(110)의 면과 대향하는 버퍼 반도체 칩(110)의 상면(110a)에 배치될 수 있다. 이 경우, 버퍼 회로 영역(112)이 버퍼 반도체 칩(110)의 상면(110a)에 배치된다는 것은 버퍼 회로 영역(112)이 버퍼 반도체 칩(110)의 내부의 상단에 배치된다는 것을 의미한다. 버퍼 회로 영역(112)은 예를 들어, 적어도 하나의 트랜지스터를 포함할 수 있다.
제4 관통홀(Through Silicon Via, TSV)(114)은 버퍼 반도체 칩(110)의 내부를 관통하도록 배치될 수 있다. 구체적으로, 제4 관통홀(114)은 기판(100)이 배치된 수평면과 수직하는 방향으로 버퍼 반도체 칩(110)의 내부를 관통하도록 배치될 수 있다.
도 4에는 제4 관통홀(114)이 버퍼 반도체 칩(110)에 4개 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 관통홀(114)의 내부에는 도전성의 관통 전극이 배치될 수 있다. 관통 전극은 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 연결단자(161)는 기판(100)과 버퍼 반도체 칩(110) 사이에 배치될 수 있다. 구체적으로, 제1 연결단자(161)는 기판(100)과 제4 관통홀(114) 사이에 배치되어 기판(100)과 버퍼 반도체 칩(110) 사이를 전기적으로 연결할 수 있다.
제1 언더필재(171)는 기판(100) 상에 배치될 수 있다. 구체적으로, 제1 언더필재(171)는 기판(100)과 버퍼 반도체 칩(110) 사이에 배치되고, 제1 연결단자(161)를 감싸도록 배치될 수 있다. 제1 언더필재(171)는 기판(100)과 버퍼 반도체 칩(110) 사이를 본딩시킬 수 있다.
제1 언더필재(171)의 일부는 버퍼 반도체 칩(110)의 측면으로 노출될 수 있다. 즉, 제1 언더필재(171)의 일부는 버퍼 반도체 칩(110)과 오버랩되지 않도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 반도체 칩(120)은 버퍼 반도체 칩(110)의 상면(110a) 상에 배치될 수 있다. 제1 반도체 칩(120)은 버퍼 반도체 칩(110)의 상면(110a)과 마주보는 제1 면(120a) 및 제1 면(120a)과 대향하는 제2 면(120b)을 포함할 수 있다. 제1 반도체 칩(120)은 제1 회로 영역(122) 및 제1 관통홀(124)을 포함할 수 있다.
제1 회로 영역(122)은 제1 반도체 칩(120)의 제2 면(120b)에 배치될 수 있다. 이 경우, 제1 회로 영역(122)이 제1 반도체 칩(120)의 제2 면(120b)에 배치된다는 것은 제1 회로 영역(122)이 제1 반도체 칩(120)의 내부의 상단에 배치된다는 것을 의미한다. 제1 회로 영역(122)은 예를 들어, 적어도 하나의 트랜지스터를 포함할 수 있다.
제1 관통홀(124)은 제1 반도체 칩(120)의 내부를 관통하도록 배치될 수 있다. 구체적으로, 제1 관통홀(124)은 기판(100)이 배치된 수평면과 수직하는 방향으로 제1 반도체 칩(120)의 제1 면(120a)과 제1 반도체 칩(120)의 제2 면(120b) 사이를 관통하도록 배치될 수 있다.
제1 관통홀(124)의 개수 및 구성 물질은 상술한 제4 관통홀(114)과 유사하므로 이에 대한 설명은 생략한다.
제2 연결단자(162)는 버퍼 반도체 칩(110)과 제1 반도체 칩(120) 사이에 배치될 수 있다. 구체적으로, 제2 연결단자(162)는 제4 관통홀(114)과 제1 관통홀(124) 사이에 배치되어 버퍼 반도체 칩(110)과 제1 반도체 칩(120) 사이를 전기적으로 연결할 수 있다.
제2 언더필재(172)는 버퍼 반도체 칩(110) 상에 배치될 수 있다. 구체적으로, 제2 언더필재(172)는 버퍼 반도체 칩(110)과 제1 반도체 칩(120) 사이에 배치되고, 제2 연결단자(162)를 감싸도록 배치될 수 있다. 제2 언더필재(172)는 버퍼 반도체 칩(110)과 제1 반도체 칩(120) 사이를 본딩시킬 수 있다.
제2 언더필재(172)의 일부는 제1 반도체 칩(120)의 측면으로 노출될 수 있다. 즉, 제2 언더필재(172)의 일부는 제1 반도체 칩(120)과 오버랩되지 않도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(130)은 제1 반도체 칩(120)의 제2 면(120b) 상에 배치될 수 있다. 제2 반도체 칩(130)은 제1 반도체 칩(120)의 제2 면(120b)과 마주보는 제3 면(130a) 및 제3 면(130a)과 대향하는 제4 면(130b)을 포함할 수 있다. 제2 반도체 칩(130)은 제2 회로 영역(132) 및 제2 관통홀(134)을 포함할 수 있다.
제2 회로 영역(132)은 제2 반도체 칩(130)의 제4 면(130b)에 배치될 수 있다. 이 경우, 제2 회로 영역(132)이 제2 반도체 칩(130)의 제4 면(130b)에 배치된다는 것은 제2 회로 영역(132)이 제2 반도체 칩(130)의 내부의 상단에 배치된다는 것을 의미한다. 제2 회로 영역(132)은 예를 들어, 적어도 하나의 트랜지스터를 포함할 수 있다.
제2 관통홀(134)은 제2 반도체 칩(130)의 내부를 관통하도록 배치될 수 있다. 구체적으로, 제2 관통홀(134)은 기판(100)이 배치된 수평면과 수직하는 방향으로 제2 반도체 칩(130)의 제3 면(130a)과 제2 반도체 칩(130)의 제4 면(130b) 사이를 관통하도록 배치될 수 있다.
제2 관통홀(134)의 개수 및 구성 물질은 상술한 제4 관통홀(114)과 유사하므로 이에 대한 설명은 생략한다.
제3 연결단자(163)는 제1 반도체 칩(120)과 제2 반도체 칩(130) 사이에 배치될 수 있다. 구체적으로, 제3 연결단자(163)는 제1 관통홀(124)과 제2 관통홀(134) 사이에 배치되어 제1 반도체 칩(120)과 제2 반도체 칩(130) 사이를 전기적으로 연결할 수 있다.
제3 언더필재(173)는 제1 반도체 칩(120) 상에 배치될 수 있다. 구체적으로, 제3 언더필재(173)는 제1 반도체 칩(120)과 제2 반도체 칩(130) 사이에 배치되고, 제3 연결단자(163)를 감싸도록 배치될 수 있다. 제3 언더필재(173)는 제1 반도체 칩(120)과 제2 반도체 칩(130) 사이를 본딩시킬 수 있다.
제3 반도체 칩(140)은 제2 반도체 칩(130)의 제4 면(130b) 상에 배치될 수 있다. 제3 반도체 칩(140)은 제2 반도체 칩(130)의 제4 면(130b)과 마주보는 제5 면(140a) 및 제5 면(140a)과 대향하는 제6 면(140b)을 포함할 수 있다. 제3 반도체 칩(140)은 제3 회로 영역(142) 및 제3 관통홀(144)을 포함할 수 있다.
제3 회로 영역(142)은 제3 반도체 칩(140)의 제6 면(140b)에 배치될 수 있다. 이 경우, 제3 회로 영역(142)이 제3 반도체 칩(140)의 제6 면(140b)에 배치된다는 것은 제3 회로 영역(142)이 제3 반도체 칩(140)의 내부의 상단에 배치된다는 것을 의미한다. 제3 회로 영역(142)은 예를 들어, 적어도 하나의 트랜지스터를 포함할 수 있다.
제3 관통홀(144)은 제3 반도체 칩(140)의 내부를 관통하도록 배치될 수 있다. 구체적으로, 제3 관통홀(144)은 기판(100)이 배치된 수평면과 수직하는 방향으로 제3 반도체 칩(140)의 제5 면(140a)과 제3 반도체 칩(140)의 제6 면(140b) 사이를 관통하도록 배치될 수 있다.
제3 관통홀(144)의 개수 및 구성 물질은 상술한 제4 관통홀(114)과 유사하므로 이에 대한 설명은 생략한다.
제4 연결단자(164)는 제2 반도체 칩(130)과 제3 반도체 칩(140) 사이에 배치될 수 있다. 구체적으로, 제4 연결단자(164)는 제2 관통홀(134)과 제3 관통홀(144) 사이에 배치되어 제2 반도체 칩(130)과 제3 반도체 칩(140) 사이를 전기적으로 연결할 수 있다.
제4 언더필재(174)는 제2 반도체 칩(130) 상에 배치될 수 있다. 구체적으로, 제4 언더필재(174)는 제2 반도체 칩(130)과 제3 반도체 칩(140) 사이에 배치되고, 제4 연결단자(164)를 감싸도록 배치될 수 있다. 제4 언더필재(174)는 제2 반도체 칩(130)과 제3 반도체 칩(140) 사이를 본딩시킬 수 있다.
상부 반도체 칩(150)은 제3 반도체 칩(140)의 제6 면(140b) 상에 배치될 수 있다. 상부 반도체 칩(150)은 상부 회로 영역(152)을 포함할 수 있다.
상부 반도체 칩(150)의 상부 회로 영역(152)은 제3 반도체 칩(140)의 제3 회로 영역(142)과 마주보도록 배치될 수 있다. 구체적으로, 상부 회로 영역(152)은 제3 반도체 칩(140)의 제6 면(140b)과 마주보는 면(150a)에 배치될 수 있다.
이 경우, 상부 회로 영역(152)이 제3 반도체 칩(140)의 제6 면(140b)과 마주보는 면(150a)에 배치된다는 것은 상부 회로 영역(152)이 상부 반도체 칩(150)의 내부의 하단에 배치된다는 것을 의미한다. 상부 회로 영역(152)은 예를 들어, 적어도 하나의 트랜지스터를 포함할 수 있다.
상부 반도체 칩(150)은 내부를 관통하는 관통홀을 포함하지 않는다. 구체적으로, 상부 반도체 칩(150)은 기판(100)이 배치된 수평면과 수직하는 방향으로 상부 반도체 칩(150)을 관통하는 관통홀을 포함하지 않는다.
제5 연결단자(165)는 제3 반도체 칩(140)과 상부 반도체 칩(150) 사이에 배치될 수 있다. 구체적으로, 제5 연결단자(165)는 제3 관통홀(144)과 상부 회로 영역(152) 사이에 배치되어 제3 반도체 칩(140)과 상부 반도체 칩(150) 사이를 전기적으로 연결할 수 있다.
제5 언더필재(175)는 제3 반도체 칩(140) 상에 배치될 수 있다. 구체적으로, 제5 언더필재(175)는 제3 반도체 칩(140)과 상부 반도체 칩(150) 사이에 배치되고, 제5 연결단자(165)를 감싸도록 배치될 수 있다. 제5 언더필재(175)는 제3 반도체 칩(140)과 상부 반도체 칩(150) 사이를 본딩시킬 수 있다.
버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(150)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다.
버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및/또는 상부 반도체 칩(150)이 로직 칩일 경우, 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및/또는 상부 반도체 칩(150)은 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다.
버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및/또는 상부 반도체 칩(150)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다.
다만, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
이하에서, 두께는 기판(100)이 배치된 수평면과 수직하는 방향으로의 두께를 의미하고, 폭은 기판(100)이 배치된 수평면과 평행한 평면 상에서의 폭을 의미하는 것으로 정의한다.
제1 반도체 칩(120)의 두께(t2), 제2 반도체 칩(130)의 두께(t3) 및 제3 반도체 칩(140)의 두께(t4)는 서로 동일할 수 있다.
버퍼 반도체 칩(110)의 두께(t1)는 제1 반도체 칩(120)의 두께(t2), 제2 반도체 칩(130)의 두께(t3) 및 제3 반도체 칩(140)의 두께(t4)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 버퍼 반도체 칩(110)의 두께(t1)는 제1 반도체 칩(120)의 두께(t2), 제2 반도체 칩(130)의 두께(t3) 및 제3 반도체 칩(140)의 두께(t4)와 다를 수도 있다.
상부 반도체 칩(150)의 두께(t5)는 제1 반도체 칩(120)의 두께(t2), 제2 반도체 칩(130)의 두께(t3) 및 제3 반도체 칩(140)의 두께(t4)보다 클 수 있다. 예를 들어, 상부 반도체 칩(150)의 두께(t5)는 제1 반도체 칩(120)의 두께(t2), 제2 반도체 칩(130)의 두께(t3) 및 제3 반도체 칩(140)의 두께(t4)보다 2배 이상 클 수 있다.
상부 반도체 칩(150)의 폭(L1)은 제1 내지 제3 반도체 칩(120, 130, 140) 각각의 폭과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 상부 반도체 칩(150)의 폭(L1)은 제조 방법에 따라 제1 내지 제3 반도체 칩(120, 130, 140) 각각의 폭과 다를 수도 있다.
버퍼 반도체 칩(110)의 폭(L2)은 상부 반도체 칩(150)의 폭(L1)보다 클 수 있다. 즉, 버퍼 반도체 칩(110)의 폭(L2)은 제1 내지 제3 반도체 칩(120, 130, 140) 및 상부 반도체 칩(150) 각각의 폭(L1)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1에는 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 3개의 반도체 칩(120, 130, 140)이 배치되는 것으로 도시되어 있지만, 이는 예시적인 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 다른 몇몇 실시예에서, 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 2n - 1 개(n은 1 이상의 정수)의 복수의 반도체 칩이 배치될 수 있다. 이 경우, 복수의 반도체 칩 각각은 서로 두께와 폭이 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몰딩재(180)는 기판(100) 상에 배치될 수 있다. 구체적으로, 몰딩재(180)는 노출된 제1 내지 제5 언더필재(171, 172, 173, 174, 175), 버퍼 반도체 칩(110)의 측면, 제1 반도체 칩(120)의 측면, 제2 반도체 칩(130)의 측면, 제3 반도체 칩(140)의 측면 및 상부 반도체 칩(150)의 측면을 덮도록 배치될 수 있다.
몰딩재(180)의 상면은 상부 반도체 칩(150)의 상면과 동일 평면 상에 놓일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몰딩재(180)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 2종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 상부 반도체 칩(150)의 두께(t5)를 제1 내지 제3 반도체 칩(120, 130, 140) 각각의 두께(t2, t3, t4)보다 크게 형성함으로써, 반도체 장치의 제조 공정 상에서 별도의 캐리어 웨이퍼(Carrier Wafer)를 사용하지 않고, 상부 반도체 칩(150)을 캐리어 웨이퍼(Carrier Wafer)의 용도로 사용할 수 있다.
이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치를 제조하기 위한 제조 공정 상에서 별도의 캐리어 웨이퍼(Carrier Wafer)의 본딩 및 디본딩(de-bonding) 공정을 제거함으로써, 반도체 장치를 제조하기 위한 공정을 단순화시킬 수 있고 제조 비용을 감소시킬 수 있다.
이하에서, 도 2 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 설명한다.
도 2 내지 도 8은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2를 참조하면, 상면(150a)에 상부 회로 영역(152)이 형성된 상부 반도체 웨이퍼(150W)가 제공될 수 있다. 또한, 제6 면(140b)에 제3 회로 영역(142)이 형성되고, 내부를 관통하는 제3 관통홀(144)이 형성된 제3 반도체 웨이퍼(140W)가 제공될 수 있다.
상부 반도체 웨이퍼(150W)의 상면(150a) 상에 상부 반도체 웨이퍼(150W)의 상면(150a)과 제3 반도체 웨이퍼(140W)의 제6 면(140b)이 마주보도록 제3 반도체 웨이퍼(140W)가 형성될 수 있다. 이로 인해, 상부 회로 영역(152)과 제3 회로 영역(142)이 마주보도록 형성될 수 있다.
상부 반도체 웨이퍼(150W)와 제3 반도체 웨이퍼(140W) 사이에는 제5 연결단자(165) 및 제5 연결단자(165)를 감싸도록 형성되는 제5 언더필재(175)가 형성될 수 있다.
도 3을 참조하면, 제4 면(130b)에 제2 회로 영역(132)이 형성되고, 내부를 관통하는 제2 관통홀(134)이 형성된 제2 반도체 웨이퍼(130W)가 제공될 수 있다.
제3 반도체 웨이퍼(140W)의 제6 면(140b)과 대향하는 제5 면(140a) 상에 제3 반도체 웨이퍼(140W)의 제5 면(140a)과 제2 반도체 웨이퍼(130W)의 제4 면(130b)이 마주보도록 제2 반도체 웨이퍼(130W)가 형성될 수 있다.
제3 반도체 웨이퍼(140W)와 제2 반도체 웨이퍼(130W) 사이에는 제4 연결단자(164) 및 제4 연결단자(164)를 감싸도록 형성되는 제4 언더필재(174)가 형성될 수 있다.
도 4를 참조하면, 제2 면(120b)에 제1 회로 영역(122)이 형성되고, 내부를 관통하는 제1 관통홀(124)이 형성된 제1 반도체 웨이퍼(120W)가 제공될 수 있다.
제2 반도체 웨이퍼(130W)의 제4 면(130b)과 대향하는 제3 면(130a) 상에 제2 반도체 웨이퍼(130W)의 제3 면(130a)과 제1 반도체 웨이퍼(120W)의 제2 면(120b)이 마주보도록 제1 반도체 웨이퍼(120W)가 형성될 수 있다.
제2 반도체 웨이퍼(130W)와 제1 반도체 웨이퍼(120W) 사이에는 제3 연결단자(163) 및 제3 연결단자(163)를 감싸도록 형성되는 제3 언더필재(173)가 형성될 수 있다.
도 5를 참조하면, 제1 반도체 웨이퍼(120W)가 하부에 위치하고, 상부 반도체 웨이퍼(150W)가 상부에 위치하도록 반전될 수 있다. 제1 다이싱 공정(10)을 통해 제1 내지 제3 반도체 웨이퍼(120W, 130W, 140W) 및 상부 반도체 웨이퍼(150W)가 절삭될 수 있다.
이러한 공정을 통해, 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(150)이 순차적으로 적층된 구조물이 형성될 수 있다.
도 6을 참조하면, 상면(110a)에 버퍼 회로 영역(112)이 형성되고, 내부를 관통하는 제4 관통홀(114)이 형성된 버퍼 반도체 웨이퍼(110W)가 제공될 수 있다.
버퍼 반도체 웨이퍼(110W)의 상면(110a) 상에 버퍼 반도체 웨이퍼(110W)의 상면(110a)과 제1 반도체 칩(120)의 제1 면(120a)이 마주보도록 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(150)이 순차적으로 적층된 구조물이 형성될 수 있다.
버퍼 반도체 웨이퍼(110W)와 제1 반도체 칩(120) 사이에는 제2 연결단자(162) 및 제2 연결단자(162)를 감싸도록 형성되는 제2 언더필재(172)가 형성될 수 있다. 제2 언더필재(172)의 일부는 제1 반도체 칩(120)의 측면으로 노출될 수 있다.
도 7을 참조하면, 제2 다이싱 공정(20)을 통해 버퍼 반도체 웨이퍼(110W)가 절삭될 수 있다. 이러한 공정을 통해, 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(150)이 순차적으로 적층된 구조물이 형성될 수 있다.
도 8을 참조하면, 기판(100) 상에 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(150)이 순차적으로 적층된 구조물이 형성될 수 있다.
기판(100)과 버퍼 반도체 칩(110) 사이에는 제1 연결단자(161) 및 제1 연결단자(161)를 감싸도록 형성되는 제1 언더필재(171)가 형성될 수 있다. 제1 언더필재(171)의 일부는 버퍼 반도체 칩(110)의 측면으로 노출될 수 있다.
이어서, 노출된 제1 내지 제5 언더필재(171, 172, 173, 174, 175), 버퍼 반도체 칩(110)의 측면, 제1 반도체 칩(120)의 측면, 제2 반도체 칩(130)의 측면, 제3 반도체 칩(140)의 측면 및 상부 반도체 칩(150)의 측면을 덮도록 몰딩재(180)가 형성될 수 있다. 상술한 공정을 통해, 도 1에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 하나의 반도체 칩이 배치될 수 있다.
구체적으로, 상부 반도체 칩(150)의 하면(150a)에 배치된 상부 회로 영역(152)과 제1 반도체 칩(120)의 제2 면(120b)에 배치된 제1 회로 영역(122)이 마주보도록 제1 반도체 칩(120)이 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 배치될 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 복수의 반도체 칩이 배치될 수 있다.
구체적으로, 버퍼 반도체 칩(110)과 상부 반도체 칩(150) 사이에 m개(m = 2n - 1, n은 1 이상의 정수)의 반도체 칩 즉, 제1 반도체 칩(120_1) 내지 제m 반도체 칩(120_m)이 배치될 수 있다.
제1 반도체 칩(120_1)의 제1 회로 영역(122_1) 내지 제m 반도체 칩(120_m)의 제m 회로 영역(122_m) 각각은 상부 반도체 칩(150)의 상부 회로 영역(152)과 마주보도록 배치될 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 상부 반도체 칩(250)의 폭(L3)이 제1 내지 제3 반도체 칩(120, 130, 140) 각각의 폭(L1)보다 클 수 있다. 이로 인해, 상부 반도체 칩(250)의 하면(250a)에 배치된 상부 회로 영역(252)의 가장자리 일부는 제1 내지 제3 반도체 칩(120, 130, 140) 각각과 오버랩되지 않을 수 있다.
또한, 상부 반도체 칩(250)의 폭(L3)은 버퍼 반도체 칩(110)의 폭(L2)과 동일할 수 있다.
제2 언더필재(270)는 제1 반도체 칩(120)의 측면, 제2 반도체 칩(130)의 측면 및 제3 반도체 칩(140)의 측면을 덮도록 배치될 수 있다. 제2 언더필재(270)의 측면은 상부 반도체 칩(250)의 측면 및 버퍼 반도체 칩(110)의 측면과 동일 선 상에 형성될 수 있다.
몰딩재(280)는 노출된 제1 언더필재(171), 버퍼 반도체 칩(110)의 측면, 제2 언더필재(270)의 측면 및 상부 반도체 칩(250)의 측면을 덮도록 배치될 수 있다.
이하에서, 도 12 내지 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법은 설명한다.
도 12 내지 도 17은 도 11에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12를 참조하면, 상면(250a)에 상부 회로 영역(252)이 형성된 상부 반도체 웨이퍼(250W)가 제공될 수 있다. 또한, 제6 면(140b)에 제3 회로 영역(142)이 형성되고, 내부를 관통하는 제3 관통홀(144)이 형성된 제3 반도체 칩(140)이 제공될 수 있다.
상부 반도체 웨이퍼(250W)의 상면(250a) 상에 상부 반도체 웨이퍼(250W)의 상면(250a)과 제3 반도체 칩(140)의 제6 면(140b)이 마주보도록 제3 반도체 칩(140)이 형성될 수 있다. 이로 인해, 상부 회로 영역(252)과 제3 회로 영역(142)이 마주보도록 형성될 수 있다.
상부 반도체 웨이퍼(250W)와 제3 반도체 칩(140) 사이에는 제5 연결단자(165) 및 제5 연결단자(165)를 감싸도록 형성되는 제3 언더필재(270a)가 형성될 수 있다. 제3 언더필재(270a)는 제3 반도체 칩(140)의 측면을 감싸도록 형성될 수 있다.
도 13을 참조하면, 제4 면(130b)에 제2 회로 영역(132)이 형성되고, 내부를 관통하는 제2 관통홀(134)이 형성된 제2 반도체 칩(130)이 제공될 수 있다.
제3 반도체 칩(140)의 제5 면(140a) 상에 제3 반도체 칩(140)의 제5 면(140a)과 제2 반도체 칩(130)의 제4 면(130b)이 마주보도록 제2 반도체 칩(130)이 형성될 수 있다.
제3 반도체 칩(140)과 제2 반도체 칩(130) 사이에 제4 연결단자(164)가 형성될 수 있다. 도 13에 도시된 제4 언더필재(270b)는 도 12에 도시된 제3 언더필재(270a)를 포함하는 것으로 도시한다. 제4 언더필재(270b)는 제4 연결단자(164) 및 제2 반도체 칩(130)의 측면을 추가적으로 감싸도록 형성될 수 있다.
도 14를 참조하면, 제2 면(120b)에 제1 회로 영역(122)이 형성되고, 내부를 관통하는 제1 관통홀(124)이 형성된 제1 반도체 칩(120)이 제공될 수 있다.
제2 반도체 칩(130)의 제3 면(130a) 상에 제2 반도체 칩(130)의 제3 면(130a)과 제1 반도체 칩(120)의 제2 면(120b)이 마주보도록 제1 반도체 칩(120)이 형성될 수 있다.
제2 반도체 칩(130)과 제1 반도체 칩(120) 사이에 제3 연결단자(163)가 형성될 수 있다. 도 14에 도시된 제5 언더필재(270c)는 도 13에 도시된 제4 언더필재(270b)를 포함하는 것으로 도시한다. 제5 언더필재(270c)는 제3 연결단자(163) 및 제1 반도체 칩(120)의 측면을 추가적으로 감싸도록 형성될 수 있다.
도 15를 참조하면, 제1 반도체 칩(120)의 제1 면(120a)과 마주보는 하면(110a)에 버퍼 회로 영역(112)이 형성되고, 내부를 관통하는 제4 관통홀(114)이 형성된 버퍼 반도체 웨이퍼(110W)가 제공될 수 있다.
제1 반도체 칩(120)의 제1 면(120a) 상에 제1 반도체 칩(120)의 제1 면(120a)과 버퍼 반도체 웨이퍼(110W)의 하면(110a)이 마주보도록 버퍼 반도체 웨이퍼(110W)가 형성될 수 있다.
제1 반도체 칩(120)과 버퍼 반도체 웨이퍼(110W) 사이에 제2 연결단자(162)가 형성될 수 있다. 도 15에 도시된 제6 언더필재(270d)는 도 14에 도시된 제5 언더필재(270c)를 포함하는 것으로 도시한다. 제6 언더필재(270d)는 제2 연결단자(162)의 측면을 추가적으로 감싸도록 형성될 수 있다.
도 16을 참조하면, 버퍼 반도체 웨이퍼(110W)가 하부에 위치하고, 상부 반도체 웨이퍼(250W)가 상부에 위치하도록 반전될 수 있다. 제3 다이싱 공정(30)을 통해 버퍼 반도체 웨이퍼(110W) 및 상부 반도체 웨이퍼(250W)가 절삭될 수 있다.
이러한 공정을 통해, 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(250)이 순차적으로 적층된 구조물이 형성될 수 있다. 버퍼 반도체 칩(110)의 폭(도 11의 L2) 및 상부 반도체 칩(250)의 폭(도 11의 L3)은 동일하게 형성될 수 있다.
도 17을 참조하면, 기판(100) 상에 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(250)이 순차적으로 적층된 구조물이 형성될 수 있다.
기판(100)과 버퍼 반도체 칩(110) 사이에는 제1 연결단자(161) 및 제1 연결단자(161)를 감싸도록 형성되는 제1 언더필재(171)가 형성될 수 있다. 제1 언더필재(171)의 일부는 버퍼 반도체 칩(110)의 측면으로 노출될 수 있다.
이어서, 노출된 제1 언더필재(171), 버퍼 반도체 칩(110)의 측면, 제2 언더필재(270)의 측면 및 상부 반도체 칩(250)의 측면을 덮도록 몰딩재(도 11의 280)가 형성될 수 있다. 상술한 공정을 통해, 도 11에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 상부 반도체 칩(350)의 폭(L4)이 버퍼 반도체 칩(110)의 폭(L2)보다 클 수 있다. 이로 인해, 상부 반도체 칩(350)의 하면(350a)에 배치된 상부 회로 영역(352)의 가장자리 일부는 버퍼 반도체 칩(110)과 오버랩되지 않을 수 있다.
제2 언더필재(370)는 버퍼 반도체 칩(110)의 측면, 제1 반도체 칩(120)의 측면, 제2 반도체 칩(130)의 측면 및 제3 반도체 칩(140)의 측면을 덮도록 배치될 수 있다. 제2 언더필재(370)의 측면은 상부 반도체 칩(350)의 측면과 동일 선 상에 형성될 수 있다.
몰딩재(380)는 노출된 제1 언더필재(171), 제2 언더필재(370)의 측면 및 상부 반도체 칩(350)의 측면을 덮도록 배치될 수 있다.
이하에서, 도 19 내지 도 21을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법은 설명한다. 도 2 내지 도 8에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다. 도 12 내지 도 17에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 19 내지 도 21은 도 18에 도시된 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 19는 도 12 내지 도 14에 도시된 반도체 장치의 제조 공정 이후의 공정을 도시한다.
도 19를 참조하면, 제1 반도체 칩(120)의 제1 면(120a)과 마주보는 하면(110a)에 버퍼 회로 영역(112)이 형성되고, 내부를 관통하는 제4 관통홀(114)이 형성된 버퍼 반도체 칩(110)이 제공될 수 있다. 버퍼 반도체 칩(110)의 폭(도 18의 L2)은 제1 내지 제3 반도체 칩(120, 130, 140) 각각의 폭(도 18의 L1)보다 크게 형성된다.
제1 반도체 칩(120)의 제1 면(120a) 상에 제1 반도체 칩(120)의 제1 면(120a)과 버퍼 반도체 칩(110)의 하면(110a)이 마주보도록 버퍼 반도체 칩(110)이 형성될 수 있다.
제1 반도체 칩(120)과 버퍼 반도체 칩(110) 사이에 제2 연결단자(162)가 형성될 수 있다. 도 19에 도시된 제6 언더필재(370d)는 도 14에 도시된 제5 언더필재(270c)를 포함하는 것으로 도시한다. 제6 언더필재(370d)는 제2 연결단자(162)의 측면 및 버퍼 반도체 칩(110)의 측면을 추가적으로 감싸도록 형성될 수 있다.
도 20을 참조하면, 버퍼 반도체 칩(110)이 하부에 위치하고, 상부 반도체 웨이퍼(250W)가 상부에 위치하도록 반전될 수 있다. 제4 다이싱 공정(40)을 통해 상부 반도체 웨이퍼(250W)가 절삭될 수 있다.
이러한 공정을 통해, 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(350)이 순차적으로 적층된 구조물이 형성될 수 있다. 상부 반도체 칩(350)의 폭(도 18의 L4)은 버퍼 반도체 칩(110)의 폭(도 18의 L2)보다 크게 형성될 수 있다.
도 21을 참조하면, 기판(100) 상에 버퍼 반도체 칩(110), 제1 반도체 칩(120), 제2 반도체 칩(130), 제3 반도체 칩(140) 및 상부 반도체 칩(350)이 순차적으로 적층된 구조물이 형성될 수 있다.
기판(100)과 버퍼 반도체 칩(110) 사이에는 제1 연결단자(161) 및 제1 연결단자(161)를 감싸도록 형성되는 제1 언더필재(171)가 형성될 수 있다. 제1 언더필재(171)의 일부는 제2 언더필재(370)의 측면으로 노출될 수 있다.
이어서, 노출된 제1 언더필재(171), 제2 언더필재(370)의 측면 및 상부 반도체 칩(350)의 측면을 덮도록 몰딩재(도 18의 380)가 형성될 수 있다. 상술한 공정을 통해, 도 18에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 버퍼 반도체 칩
112: 버퍼 회로 영역 120: 제1 반도체 칩
122: 제1 회로 영역 130: 제2 반도체 칩
132: 제2 회로 영역 140: 제3 반도체 칩
142: 제3 회로 영역 150: 상부 반도체 칩
152: 상부 회로 영역

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 상기 기판과 마주보는 제1 면 및 상기 제1 면과 대향하고 제1 회로 영역이 배치되는 제2 면을 포함하고, 상기 제1 면과 상기 제2 면 사이를 관통하는 제1 관통홀(Through Silicon Via, TSV)이 형성되는 제1 반도체 칩; 및
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되어 상기 제1 반도체 칩과 전기적으로 연결되고, 상기 제1 반도체 칩의 상기 제2 면과 마주보는 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀이 미형성되는 상부 반도체 칩을 포함하되,
    상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고, 상기 제1 반도체 칩의 두께와 동일한 두께를 갖는 제2 반도체 칩과,
    상기 제2 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고, 상기 제1 반도체 칩의 두께와 동일한 두께를 갖는 제3 반도체 칩을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 마주보는 제3 면 및 상기 제3 면과 대향하고 제2 회로 영역이 배치되는 제4 면을 포함하고,
    상기 제3 반도체 칩은 상기 제2 반도체 칩과 마주보는 제5 면 및 상기 제5 면과 대향하고 제3 회로 영역이 배치되는 제6 면을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 2배 이상 큰 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판과 상기 제1 반도체 칩 사이에 배치되고, 상기 제1 반도체 칩의 폭보다 큰 폭을 갖는 버퍼 반도체 칩을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 버퍼 반도체 칩은,
    제1 반도체 칩의 상기 제1 면과 마주보는 면에 배치되는 버퍼 회로 영역과,
    내부를 관통하는 제4 관통홀을 포함하는 반도체 장치.
  7. 상면에 버퍼 회로 영역이 배치된 버퍼 반도체 칩;
    상기 버퍼 반도체 칩의 상기 상면 상에 배치되고, 상기 버퍼 반도체 칩의 상기 상면과 마주보는 제1 면 및 상기 제1 면과 대향하고 제1 회로 영역이 배치되는 제2 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제2 면 상에 배치되고, 상기 제1 반도체 칩의 상기 제2 면과 마주보는 제3 면 및 상기 제3 면과 대향하고 제2 회로 영역이 배치되는 제4 면을 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩의 상기 제4 면 상에 배치되고, 상기 제2 반도체 칩의 상기 제4 면과 마주보는 제5 면 및 상기 제5 면과 대향하고 제3 회로 영역이 배치되는 제6 면을 포함하는 제3 반도체 칩; 및
    상기 제3 반도체 칩의 상기 제6 면 상에 배치되고, 상기 제3 반도체 칩의 상기 제6 면과 마주보고 면에 배치되는 상부 회로 영역을 포함하고, 내부를 관통하는 관통홀(Through Silicon Via, TSV)이 미형성되는 상부 반도체 칩을 포함하되,
    상기 상부 반도체 칩의 두께는 상기 제1 반도체 칩의 두께보다 큰 반도체 장치.
  8. 제 7항에 있어서,
    상기 상부 반도체 칩의 폭은 상기 제1 내지 제4 반도체 칩 각각의 폭보다 큰 반도체 장치.
  9. 제 8항에 있어서,
    상기 상부 반도체 칩의 폭은 상기 버퍼 반도체 칩의 폭과 동일한 반도체 장치.
  10. 제 7항에 있어서,
    상기 상부 반도체 칩의 폭은 상기 버퍼 반도체 칩의 폭보다 큰 반도체 장치.
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