KR100803811B1 - 반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법 - Google Patents

반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법 Download PDF

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Abstract

본 발명은 자유 표면을 평탄화하기 위해서 급속한 열 어닐링하는 것으로 구성되는 단계를 포함하는 반도체 재료 웨이퍼의 자유 표면 상태를 향상시키기 위한 방법에 관한 것으로서, 상기 방법은 급속한 열 어닐링시에 피팅의 발생을 방지하기 위해서 급속한 열 어닐링 전에 웨이퍼의 표층 영역을 처리하는 것으로 구성되고, 상기 급속한 열 어닐링 공정은 비환원성 분위기하에서 실시될 수 있는 것을 특징으로 한다. 본 발명은 또한 상기 방법으로 제조된 구조에 관한 것이다.

Description

반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법{Method for enhancing surface condition of a semiconductor wafer}
본 발명은 일반적으로 재료의 표면 처리, 구체적으로 마이크로전자공학 및/또는 광전자공학 응용의 부품 제조용의 기판 처리에 관한 것으로, 보다 엄밀하게, 본 발명은 자유 표면을 평탄화(smooth)하기 위해서 급속한 열 어닐링하는 것을 포함하는 반도체 재료 웨이퍼의 자유 표면의 상태를 향상시키기 위한 방법에 관한 것이다.
"자유 표면"은 외부 환경(다른 웨이퍼 또는 다른 요소의 표면과 접촉하는 계면 표면에 비하여)에 노출되는 웨이퍼의 표면을 의미한다.
"급속한 열 어닐링"은 제어 분위기에서의 급속한 어닐링을 의미하고, RTA(Rapid Thermal Annealing)법으로서 일반적으로 공지된 방법을 따른다.
이후의 본 명세서에 있어서, 이 방법은 일반적으로 급속한 열 어닐링 또는 RTA로 칭하여진다.
웨이퍼 재료의 RTA 어닐링을 획득하기 위해서, 상기 웨이퍼를 가능하다면 1∼60초간 1100∼1300℃ 범위의 고온에서 어닐링한다.
RTA 어닐링은 제어 분위기에서 실시된다. 본 발명의 바람직한 응용에 있어서, 이 분위기는 예를 들면 수소 및 아르곤의 혼합물을 함유하는 분위기, 또는 순 수 아르곤의 분위기여도 된다.
본 발명의 바람직한 이 응용에 있어서, 상기 발명은 특허 FR 2 881 472에 개시된 유형의 반도체 재료의 박막 또는 층의 제조 방법과 병용하여 특히 유리한 방법으로 실시된다.
상기 인용 문헌의 교시를 재생하는 하나의 방법은 스마트컷(등록상표)(SMARTCUT?)법으로서 공지되어 있다. 이의 주요 단계는 대략적으로 하기와 같다:
- 반도체 재료(특히 실리콘) 기판의 표면 아래의 기판의 주입 영역에 원자를 주입하는 원자 주입 단계,
- 경화제(stiffener)로 주입된 기판의 밀접한 접촉을 위한 접촉 단계,
- 주입이 실시된 표면과 주입 영역 사이에 위치한 기판의 부분을 경화제에 이송함으로써 경화제 상에 반도체의 박막 또는 층을 형성하고, 주입 영역에서 주입된 기판을 분할하는 단계.
원자 주입이란 약화 영역을 형성하기 위해서, 충격 표면에 대해 웨이퍼의 소정 깊이에 위치한 주입 종(implanted species)의 최대 농도를 가지고 웨이퍼 재료에 삽입 가능한 이들 원자 또는 이온 종의 어떠한 충격을 의미한다.
약화 영역의 깊이는 주입된 종의 유형 및 이들의 주입 에너지에 따른다.
본 명세서에서 일반적인 용어 "웨이퍼"는 스마트컷(등록상표) 유형의 상기 방법에 의해 이송된 막 또는 층을 의미하는 것으로 명기된다.
따라서, 상기 웨이퍼(반도체 재료인)는 경화제 및 선택적으로 다른 중간층과 관계가 있을 수도 있다.
본 명세서에 있어서, 용어 "웨이퍼"는 또한 스마트컷(등록상표) 유형의 방법에 의해 생산되었는지에 상관없이 실리콘 등의 반도체 재료의 막 또는 층, 즉 어떠한 웨이퍼라도 대상으로 하고 있고, 모든 경우에서의 목적은 웨이퍼의 자유 표면의 상태를 향상시키는 것이다.
본 명세서의 초기에 언급된 응용에 있어서, 웨이퍼의 자유 표면과 관련한 거칠기 사양은 매우 엄격하고, 웨이퍼의 자유 표면의 상기 거칠기는 일정 범위까지 이 웨이퍼로 제조되는 부품의 품질을 결정하는 파라미터이다.
따라서, rms(root mean square:자승 평균 제곱근) 값으로 5Å을 초과하지 않는 거칠기 사양은 흔히 발견된다.
거칠기 측정은 일반적으로 원자간력 현미경(Atomic Force Microscope-AFM)을 사용하여 측정하는 것으로 명기된다.
이 유형에 장치에 있어서, 거칠기는 AFM 현미경의 팁(tip)에 의해 스캔된 표면에서 측정되고, 1×1㎛2∼10×10㎛2, 및 보다 드물게 50×50㎛2, 및 매우 가끔 100×100㎛2에 분포한다.
거칠기는 특히 2개의 양상에 따라 특징될 수 있다.
제1 양상에 있어서, 거칠기는 고주파라고 칭하여지고 1×1㎛2의 정도에서의 스캔 표면과 관계가 있다.
제2 양상에 있어서, 거칠기는 저주파라고 칭하여지고 10×10㎛2의 정도에서의 스캔 표면과 관계가 있다. 따라서 표시로서 상기 주어진 5Å 사양은 10×10㎛2의 스캔 표면에 상당하는 거칠기이다.
그리고, 공지의 방법(스마트컷(등록상표) 또는 다른 방법)을 사용하여 제조되는 웨이퍼는 연마 등의 웨이퍼 표면에 대한 어떤 특정 처리를 실시하지 않았을 때, 상술의 표면 거칠기 값보다 큰 값을 갖는다.
웨이퍼 표면의 거칠기를 감소시키는 하나의 제1 유형의 공지 방법은 웨이퍼에 "종래의" 열 처리(예를 들면 희생 산화 처리)를 실시하는 것으로 구성된다.
그러나 이 유형의 처리는 웨이퍼의 거칠기를 상기 사양의 수준까지 감소시킬 수 없다.
또한, 표면 거칠기를 더욱 감소시키기 위해서 실지적으로 상기 종래의 열 처리 단계를 중복 및/또는 이들을 다른 유형의 공지 방법과 결합시키는 것을 고려할 수 있지만, 이것은 장기간의 복잡한 공정을 요한다.
표면 거칠기를 감소시키기 위한 제2 유형의 공지 방법은 웨이퍼의 자유 표면을 화학-기계적 연마하는 것으로 구성된다.
이 유형의 방법에 있어서, 웨이퍼의 자유 표면의 거칠기를 효과적으로 감소시킬 수 있다.
결함 농도(defect concentration)가 웨이퍼의 자유 표면의 방향으로 증가하 는 기울기를 가지면, 이 제2 유형의 공지 방법에 있어서, 상기 웨이퍼를 허용 결함 농도를 갖는 영역까지 또한 연마할 수 있다.
그렇지만, 이 제2 유형의 공지 방법은 부품을 제조하는데 효과적으로 사용되는 층, 즉 웨이퍼의 유효 층의 두께 균일성을 손상한다는 문제를 갖는다.
또한, 이 문제는 웨이퍼 표면의 주된 연마가 실시된다면 증대하고, 이것은 상술한 바와 같은 거칠기 값을 얻기 위한 경우일 것이다.
제3 유형의 방법에 있어서, 상기 웨이퍼는 제어 분위기에서 RTA 어닐링이 실시된다.
이 제3 유형의 방법에서는, 일반적으로 충분한 방법으로, 웨이퍼의 표면 거칠기를 감소시킬 수 있고(특히, 유효 층의 두께 균일성을 저하시키는 일 없이), 따라서 이것은 관심 대상의 해결을 제공한다.
그렇지만, 실제로 이 제3 유형의 방법으로 전체적으로 충분한 고주파 및 저주파 거칠기 값을 얻을 수 있지만, 본 출원인은 웨이퍼를 RTA 어닐링하는 것이 문제가 될 수 있다는 것을 발견하였다.
이러한 처리가 실시된 웨이퍼(특히, 실리콘 웨이퍼)의 표면 상태의 섬세한 분석시에, 본 출원인은 일반적인 거칠기가 다른 점에서는 만족스러운 표면 상에 매우 작은 크기의 홀(hole)이 중첩된다는 것을 발견하였다.
이러한 분석은 원자간력 현미경을 통하여 관찰될 수 있다.
이들 작은 홀은 일반적으로 수 ㎚의 깊이 및 수십 ㎚의 직경 정도의 크기를 갖는다.
이들 홀은 실리콘 등의 재료 표면에서 때때로 관찰될 수 있는 홀과 유사하고, 이것은 소위 '피팅(pitting)' 현상에 기인한다.
용어 "피팅"은 실용성 때문에 본 명세서에서 사용되지만, 이들 홀의 깊이/직경 비는 피팅의 종래의 경우에서 통상 직면하는 비율 미만이다.
보다 엄밀하게는, 본 명세서에서 관심을 갖는 상기 "피팅"은 종래기술의 상태에서 일반적으로 설명되는 "피팅" 현상과 같은 이유를 갖지 않는다.
종래기술의 상태에서의 피팅은 일반적으로 웨이퍼 재료의 두께에 내장된 결함에 기인한다.
이들 결함은 열 처리(예를 들면, 웨이퍼의 표면 상태를 향상시키기 위한 열 처리)에 의해 공격받을 수도 있다.
따라서, 종래기술의 상태에 있어서, 피팅 현상은 내장된 결함의 공격에 의해 생성된 홀과 관계가 있다.
이 점에서, 이들 내장된 결함, 특히 "COP(Crystal Originated Particle)" 유형의 결함의 특징을 명기하는 특허 출원 EP 1 158 581을 참조할 수도 있다. 예를 들면, 이 특허 출원 1페이지 48∼54행의 구절을 참조할 수도 있다.
이 출원은 거칠기의 "장기간" 부품을 개선하는데 착수할 뿐이고, 이것은 저주파 거칠기(10×10㎛2 정도의 스캔 표면)와 관계가 있는 것에 반하여, 거칠기의 고주파 부품은 처리되지 않는다(특히 이 출원의 10페이지 54∼55행을 참조)는 것이 또한 주목된다. 하지만, 본 명세서에서 "피팅"으로서 지정된 상기 현상은 고주파 거칠기와 또한 관계가 있다.
다른 문헌 예를 들면 EP 1 045 448 또는 FR 2 797 713에 있어서, 종래기술의 상태에 의해 정의된 바와 같이 "피팅"에 대한 이 동일한 처리 목적이 또한 발견된다.
이들 문헌에 있어서, 참조되는 "피팅"은 본 발명이 관심을 갖는 "피팅"이 아니다.
예를 들면 EP 1 045 448은 타겟 결함이 "COP" 유형을 갖는다는 것을 명기하고, 주지한 바와 같이, 이들 결함은 공격이 매우 깊은 홀을 생성할 것 같은 내장된 결함이다.
따라서, EP 1 045 448은 COPs가 SOI 유형 구조의 내장된 산화 피막까지 연장될 수도 있다는 것을 명기(제2란 55행 등)한다(이것은 일반적으로 수천 Å에 달할 수도 있는 두께를 가진 실리콘의 유효 층 아래에 위치하는 이 내장된 산화 피막까지 재료의 두께에 이들 결함이 연장될 수도 있다는 것을 말하는 것이다).
그러므로, EP 1 045 448의 경우에 있어서, 대응 "피팅" 홀은 수천 Å의 이들 값에 달할 수 있는 깊이를 갖는다.
따라서, 종래기술의 상태에서 알 수 있는 "피팅"은 하기의 홀을 지정한다:
- 웨이퍼 층의 두께에 내장된 결함을 공격함으로써 생성되는 홀,
- 수천 Å 정도의 깊이를 가질 수 있는 이들 홀.
한편, 본 발명이 관심을 갖는 "피팅"은 미리 존재하는 결함의 공격에 기인하지 않는다.
이 피팅은 RTA 어닐링에 의한 재구성 평탄화(smoothing)가 완전히 얻어지지 않아서 상술의 작은 홀의 발생을 야기하는 웨이퍼 표면에서의 위치와 단지 관계가 있다.
따라서, 본 발명이 관심을 갖는 "피팅"은 아주 표면적인 현상이다.
이 점에 있어서, 도 1은 탈리로 이송 공정에 의해 초기에 결정되는 실리콘 웨이퍼의 표면(100)을 그 후 RTA 어닐링 처리한 실리콘 웨이퍼(10)의 단면도를 도시한다.
도 1은 실리콘 구조가 더 이상 결정이 아닌 100㎚ 미만 두께의 표층 영역(101)을 도시한다.
매우 좁은 두께의 이 표층 영역(101)은 본 명세서에서 검토중의 피팅을 생성한다.
도 1은 종래기술의 상태의 "피팅" 및 본 발명의 "피팅" 각각의 다른 본질을 나타낸다.
또한, 이후의 본 명세서에 있어서, 용어 "피팅"은 특히 상기 정의된 바와 같이 이해되어야 하고, 종래기술에서의 것으로 이해되어서는 안된다(만약 달리 표시가 없다면).
따라서, 본 출원인은 웨이퍼(특히 실리콘 웨이퍼)에 RTA 어닐링의 적용은 이 피팅 현상의 발생을 증진시킨다는 것을 발견했다.
스마트컷(등록상표) 유형의 방법으로부터 유도된 SOI 웨이퍼(Silicon-on-Insulator 웨이퍼) 또는 SOA 웨이퍼(Silicon-On-Anything)에서 특히 이것이 발견되었다.
또한, RTA 어닐링이 웨이퍼의 표면 상태를 향상시키기 위한 웨이퍼 처리의 최종 단계를 형성하는 한, RTA 어닐링에 의해 생성된 "피티드(pitted)" 표면이 최종 생성물에 존재할 것이기 때문에, RTA 어닐링 후 웨이퍼 표면의 피팅은 문제를 증가시킨다.
물론, 이 현상을 교정하고, 피티드 웨이퍼의 충분한 두께를 연마함으로써 피팅을 제거하고자 노력하기 위해 RTA 어닐링으로부터 유도된 웨이퍼를 재처리하는 것을 고려할 수 있다.
그러나 이것은 다시 상술(문헌 FR 2 797 713의 교시와 마찬가지로)의 연마 문제점을 발생시키고, 이 경우에 있어서 RTA 어닐링과 관계가 있는 이점을 손실할 것이다.
본 발명의 하나의 목적은 RTA 어닐링에 의해 반도체 재료 웨이퍼의 자유 표면의 상태를 향상시키기 위한 방법을 개선하는 것이다.
보다 엄밀하게는, 본 발명의 하나의 목적은 상술의 피팅과 관계가 있는 문제점을 이러한 방법에서 제거하는 것이다.
또한, 상술한 바와 같이, 본 발명은 보다 구체적으로 탈리로 이송법(예를 들면, 스마트컷(등록상표) 유형의 방법)으로부터 유도된 SOI(또는 SOA) 유형의 웨이퍼 표면에 적용한다.
본 발명의 다른 목적은 연마 단계를 포함하는 방법에 대안을 제시하는 것이다.
상기 기재의 목적을 달성하기 위해서, 본 발명은 자유 표면을 평탄화하기 위해서 급속한 열 어닐링 단계를 포함하는 반도체 재료 웨이퍼의 자유 표면 상태를 향상시키기 위한 방법으로서, 급속한 열 어닐링시에 피팅의 발생을 방지하기 위해서 급속한 열 어닐링 전에 웨이퍼의 표층 영역을 전처리하는 것을 포함하고, 급속한 열 어닐링이 비환원성 분위기하에서 실시될 수 있는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법을 제안한다.
본 발명의 방법의 측면은 하기와 같이 다소 보다 바람직하지만, 이에 한정하지 않는다:
- 상기 전처리는 표층 영역을 재구성하는 것을 목적으로 하는 고온 어닐링이고,
- 상기 고온 어닐링은 중성 분위기에서 수행되고,
- 상기 고온 어닐링의 온도는 600∼1300℃의 영역 내에 있고,
- 상기 고온 어닐링의 온도는 800∼1100℃의 영역 내에 있고,
- 상기 전처리에서 표층 영역의 방해부(disturbed part)를 제거할 수 있고,
- 상기 전처리는 화학적 공격(chemical attack)이고,
- 상기 전처리는 습식 에칭 또는 건식 에칭 유형이고,
- 상기 전처리는 희생 산화 처리이고,
- 급속한 열 어닐링 단계 이후에 희생 산화 처리가 실시된다.
또한, 본 발명은 상기한 것 중의 어느 하나의 방법을 이용하여 얻어진 SOI 또는 SOA 구조를 제안한다.
본 발명의 다른 측면, 목적 및 이점은 본 발명의 바람직한 실시 형태의 하기의 설명을 읽을 때에 보다 명백히 알 수 있다.
본 명세서는 스마트컷(등록상표)법으로부터 유도된 SOI 또는 SOA 웨이퍼의 표면 상태의 향상에 관한 본 발명의 바람직한 응용에 관한 것이다. 그렇지만 상기 웨이퍼는 다른 유형이어도 된다.
본 발명의 다른 실시 형태의 하나의 공통 특징은 웨이퍼의 표면이 웨이퍼의 표면 거칠기를 감소시키는 것을 목적으로 하는 RTA 어닐링 단계 이전에 제조된다는 것이다.
RTA 어닐링은 특히 수소/아르곤 혼합물, 또는 순수 아르곤의 분위기중에서 실시되어도 된다.
따라서, 이 RTA 어닐링은 비환원성 분위기중에서 실시되어도 된다.
이것은 문헌 EP 1 045 448 및 EP 954 014(이들 문헌은 본 명세서에서 정의된 바와 같은 "피팅"에 관한 것이 아니라, 종래기술의 상태에서 정의된 바와 같은 "피팅"과 관계가 있는 것만에 대한 기록을 인용)의 교시에 비해 부가적인 차이를 형성한다는 것에 주목한다.
또한, EP 1 045 488은 어쨌든 피팅의 발생을 방지하는 것을 목적으로 하는 처리를 교시하는 것이 아니라, 존재하는 결함을 교정하는 것을 목적으로 하는 교정 처리를 교시한다고 명기된다.
또한, EP 954 014는 RTA 어닐링 전에 어떠한 피팅의 발생을 방지하는 것을 특별히 목적으로 하는 처리를 웨이퍼에 실시하는 것을 교시하지 않는다고 명기된다. 상기 문헌은 이의 교시를 RTA 어닐링의 응용에 한정한다. 이것은 또한 문헌 FR 2 761 526의 교시에 적용한다.
웨이퍼가 스마트컷(등록상표)법을 사용하여 분할에 의해 제조되었다면, 웨이퍼의 표면은 "분할된 대로(as splitted)"의 표면이고, 이 표면은 RTA 어닐링을 통하여 감소시키고자 하는 불규칙을 갖고 있다.
본 발명의 하나의 제1 실시 형태에 있어서, 웨이퍼 표면의 이 제조는 RTA 어닐링 전에 중성의 분위기중에서 고온 어닐링에 의해 얻는다.
이 사전 어닐링의 분위기는 아르곤 또는 질소 분위기여도 된다.
이 사전 어닐링을 어닐링에 노출되도록 처리되는 표면이 배치되는 웨이퍼에 적용한다.
이 사전 어닐링 동안, 온도는 600∼1300℃의 범위 내에 있어도 된다.
이 온도는 800∼1100℃의 범위에 있는 것이 바람직하다.
이 사전 어닐링은 또한 진공 상태, 될 수 있는 한 최대 1atm의 어떤 값의 압력에서 실시하여도 된다.
상기 사전 어닐링에 있어서, 웨이퍼 표면의 방해 영역을 재구성하고 RTA 어닐링시 피팅이 되는 결함을 제거할 수 있다.
본 출원인은 스마트컷(등록상표)법으로부터 유도된 웨이퍼의 표면에서, 웨이퍼의 표층 영역에서 공동의 형태로, 1개 원자의 크기 정도로 세목을 시각화할 수 있는 전자 투과 현미경으로 분할시에 특히 생성되는 이들 결함을 발견했다.
이들 공동은 수십 ㎚ 정도의 두께를 갖는 웨이퍼의 표층 영역에 모인다.
이들 공동의 존재 때문에, 검토중의 영역은 결정 구조가 방해받지 않는 웨이퍼의 하위 영역에 대하여 방해 영역이다.
이들 공동은 10∼20㎚ 정도의 직경을 갖고 있어도 된다.
상기 사전 어닐링은 종래의 노(furnace) 또는 RTA 어닐링과 같은 노에서 실시되어도 된다(이어서, 표면 평활화를 위한 RTA 어닐링은 특정 노에서 수행된다).
본 발명의 제2 실시 형태에 있어서, 웨이퍼의 상기 사전 처리는 웨이퍼 표면의 화학적 공격을 실시하는 것으로 구성된다.
이 화학적 공격은 습식 또는 건식 에칭 유형이어도 된다. 이 경우에 있어서, 상기 사전 처리의 효과는 RTA 어닐링하에서 피팅 현상의 원인인 상술의 공동을 포함하는 웨이퍼의 표층 영역을 제거하는 것이다.
본 발명의 모든 실시 형태에 있어서, RTA 어닐링 이전의 처리의 목적은 공동의 존재에 의해 구조가 방해되는 표층 영역을 처리하는 것이다.
상기 영역의 이 처리는 영역 공동(zone cavities)을 감소시키거나 제거하는 것(이것은 제1 실시 형태의 경우이다) 또는 이 영역 자체를 감소/제거하기 위해 이 영역을 직접 공격하는 것(제2 실시 형태 및 후술하는 바와 같은 제3 실시 형태)으로 구성되어도 된다.
본 발명의 제3 실시 형태에 있어서, 웨이퍼를 RTA 어닐링 이전에 희생 산화 처리시킨다.
이 제3 실시 형태에 있어서, 상기 사전 처리의 효과는 또한 공동을 포함하는 방해 표층 영역의 공동뿐만 아니라, 이 방해 표층 영역 자체도 감소시키거나 제거하는 것이다.
따라서, RTA 어닐링 전에 웨이퍼를 희생 산화 처리시킴으로써, 이것은 방해 영역의 감소/제거에 기여한다(이 희생 산화 처리는 이 영역의 공동을 감소시키거나 제거하는데 또한 기여할 수 있다는 것이 명기된다).
이 제3 실시 형태의 하나의 바람직한 변형에 있어서, 희생 산화 처리 단계를 산화 단계 및 탈산소 단계로 나누고, 열 처리를 상기 산화 단계와 탈산소 단계 사이에 삽입한다.
상기 산화 단계는 700∼1100℃의 온도에서 실시되는 것이 바람직하다.
상기 산화 단계는 건식 경로 또는 습식 경로에 의해 수행되어도 된다.
건식 경로에 있어서, 상기 산화 단계는 예를 들면 기체상 산소하에서 웨이퍼를 가열하여 실시된다.
습식 경로에 있어서, 상기 산화 단계는 예를 들면 수증기를 포함하는 분위기중에서 웨이퍼를 가열하여 실시되어도 된다.
건식 경로나 습식 경로이던 간에, 당업자에게 공지의 종래 방법에 있어서, 상기 산화 분위기는 또한 염산을 함유하고 있어도 된다.
상기 산화 단계는 웨이퍼 표면에 산화물을 형성시킨다.
상기 열 처리 단계는 웨이퍼의 표층 영역을 형성하는 재료의 품질을 개선하는 것을 목적으로 하는 어떠한 열 공정을 이용하여 실시된다.
이 열 처리는 일정한 또는 가변적인 온도하에서 실시되어도 된다.
후자의 경우에 있어서, 열 처리는 예를 들면 2개의 값 사이의 온도가 점차 증가하거나 2개의 값 사이에서 주기적 변동하는 등으로 실시된다.
상기 열 처리 단계는 적어도 어느 정도 1000℃ 초과의 온도, 및 보다 구체적으로는 1100∼1200℃ 근방에서 실시되는 것이 바람직하다.
상기 열 처리 단계는 비산화 분위기중에서 실시되는 것이 바람직하다.
상기 열 처리의 분위기는 아르곤, 질소, 수소, 등을 함유하거나 또한 이들 기체의 혼합물을 함유하고 있어도 된다. 열 처리는 또한 진공중에서 실시되어도 된다.
본 발명의 제3 실시 형태의 바람직한 변형에 있어서, 상기 산화 단계는 열 처리 단계 전에 실시된다.
이러한 희생 산화의 열 처리 단계에 특히 기인하는 피팅을 감소시키는 것을 이미 고려했는지 모르지만, 이어지는 RTA 어닐링 단계에 의한 피팅을 방지하는 것인 본 발명이 해결하고자 하는 문제는 착수되지 않았다는 것에 주목해야 한다.
게다가, 이 점에 있어서, 희생 산화 처리에 의해 야기될 수도 있는 "피팅"은 "참(true)" 피팅(홀은 직경보다 큰 치수의 깊이를 갖는)인 반면에, RTA 어닐링의 결과 발생하는 홀의 발생을 방지하는 것을 목적으로 하는 검토중의 홀은 일반적으로 깊이보다 큰 치수의 직경을 갖는다는 것을 상기한다.
하나의 바람직한 변경에 있어서, 상기 산화 단계는 열 처리를 위한 온도 상승의 개시와 같이 개시하고, 열 처리가 종료하기 전에 종료한다.
열 처리에 있어서, 적어도 어느 정도, 제조 공정 및 웨이퍼 처리의 선행 단 계 동안 발생되는 결함을 교정할 수 있다.
보다 구체적으로, 열 처리는 상기 산화 단계시 웨이퍼의 표층에 생성된 적층 결함, "HF" 결함 등의 결정 결함을 교정할 수 있도록 하는 시간 및 온도에서 실시될 수 있다.
"HF" 결함은 불화수소산 반응조에서 웨이퍼의 처리 후, 웨이퍼의 두께에 내장된 산화 피막과 같은 층에 데코레이티브 할로(decorative halo)에 의해 존재가 노출되는 결함을 의미한다.
상기 탈산소 단계는 용액 중에서 실시되는 것이 바람직하다.
이 용액은 예를 들면 10% 또는 20% 불화수소산 용액이다. 수 분간이면 이 용액 중에 웨이퍼를 침지함으로써 천∼수천 Å의 산화물을 제거하는데 충분하다.
본 발명의 다른 실시 형태에 있어서, 상기 RTA 어닐링 단계 이후에 상술한 바와 같은 희생 산화 처리가 실시되어도 된다(이 경우에 있어서, 본 발명의 제3 실시 형태가 사용되면, 2개의 희생 산화 처리가 실시된다)는 것이 명기된다.
RTA 어닐링 후의 이 희생 산화 처리의 부가는 소망의 두께까지 감소하도록 웨이퍼의 유효 층을 얇게 할 수 있다.
또한, 주로 산화 시간에 따름으로써, 웨이퍼의 유효 층으로부터 제거되는 두께를 결정할 수 있다.
따라서, 본 발명의 각각의 다른 실시 형태에 있어서, RTA 어닐링시 피팅의 사후 발생을 방지하기 위해 본 출원인에 의해 강조된 표층 영역(특히, 스마트컷(등록상표)법으로부터 유도된 SOI 또는 SOA 구조의 경우에 있어서)을 처리할 수 있다 는 것을 알 수 있다.
또한, 각각의 이들 실시 형태에 있어서, 본 발명은 RTA 어닐링이 실시된 웨이퍼의 표면 형태학에서의 주요한 개선을 성취한다; 이 어닐링은 웨이퍼의 거칠기를 보다 미세한 척도로 향상시키고, 본 발명은 피팅의 발생을 방지하는 부가적인 이점을 갖는다.

Claims (13)

  1. 자유 표면을 평탄화하기 위한 급속한 열 어닐링 단계를 포함하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법으로서, 급속한 열 어닐링 전에, 웨이퍼 표면의 표층 영역 내의 작은 홀들의 형성을 방지하기 위해서 웨이퍼의 표층 영역을 전처리하는 단계를 포함하며, 홀들은 급속한 열 어닐링 시에 웨이퍼 표면의 재구성 평탄화에 의해 완전히 제거될 수 없고, 상기 급속한 열 어닐링은 비환원성 분위기하에서 실시될 수 있는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  2. 청구항 1에 있어서,
    상기 작은 홀들은 수 nm의 깊이 및 수십 nm의 직경을 가지는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  3. 청구항 1에 있어서,
    상기 웨이퍼의 표층 영역은 100 nm 미만의 두께를 가지는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 전처리는 표층 영역을 재구성하는 것을 목적으로 하는 고온 어닐링인 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  5. 청구항 4에 있어서,
    상기 고온 어닐링은 중성 분위기에서 실시되는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  6. 청구항 5에 있어서,
    상기 고온 어닐링의 온도는 600℃ 내지 1300℃의 영역 내에 있는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  7. 청구항 6에 있어서,
    상기 고온 어닐링의 온도는 800℃ 내지 1100℃의 영역 내에 있는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  8. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 전처리에서 표층 영역의 방해부를 제거할 수 있는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  9. 청구항 8에 있어서,
    상기 전처리가 화학적 공격인 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  10. 청구항 9에 있어서,
    상기 전처리가 습식 에칭 또는 건식 에칭 유형인 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  11. 청구항 9에 있어서,
    상기 전처리가 희생 산화 처리인 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  12. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 급속한 열 어닐링 단계 이후에 희생 산화 처리가 실시되는 것을 특징으로 하는 반도체 재료 웨이퍼의 표면 상태를 향상시키기 위한 방법.
  13. 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 방법을 이용하여 얻어진 SOI 또는 SOA 구조.
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