KR20110115570A - 절연체-상-실리콘 구조의 가공 방법 - Google Patents

절연체-상-실리콘 구조의 가공 방법 Download PDF

Info

Publication number
KR20110115570A
KR20110115570A KR1020117014662A KR20117014662A KR20110115570A KR 20110115570 A KR20110115570 A KR 20110115570A KR 1020117014662 A KR1020117014662 A KR 1020117014662A KR 20117014662 A KR20117014662 A KR 20117014662A KR 20110115570 A KR20110115570 A KR 20110115570A
Authority
KR
South Korea
Prior art keywords
cleaved surface
wafer
etching
annealing
etchant
Prior art date
Application number
KR1020117014662A
Other languages
English (en)
Inventor
마이클 제이. 리에스
로버트 더블유. 스탠들리
제프리 엘. 리베르트
앤드류 엠. 존스
그레고리 엠. 윌슨
Original Assignee
엠이엠씨 일렉트로닉 머티리얼즈, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠이엠씨 일렉트로닉 머티리얼즈, 인크. filed Critical 엠이엠씨 일렉트로닉 머티리얼즈, 인크.
Publication of KR20110115570A publication Critical patent/KR20110115570A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Silicon Compounds (AREA)

Abstract

절연체-상-실리콘 구조의 쪼개진 표면을 가공하는 방법이 개시된다. 상기 절연체-상-실리콘 구조는 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 실리콘 층 사이의 유전체 층을 포함한다. 실리콘 층은 구조의 외부 표면을 정의하는 쪼개진 표면을 갖는다. 개시된 방법은 공여체 웨이퍼의 일부가 절연체-상-실리콘 구조로부터 쪼개짐 면을 따라서 분리될 때 형성된 표면 손상 및 결함을 제거하기 위해 절연체-상-실리콘 구조를 가공하는 데 요구되는 시간과 비용을 절감하기 위해 에칭 공정을 포함한다. 상기 방법은 구조를 어닐링하고, 쪼개진 표면을 에칭하고, 상기 쪼개진 표면 위에 비-접촉 평탄화 공정을 수행하는 것을 포함한다.

Description

절연체-상-실리콘 구조의 가공 방법 {METHOD FOR PROCESSING A SILICON-ON-INSULATOR STRUCTURE}
반도체 웨이퍼는 일반적으로, 이어지는 과정에서 웨이퍼의 적절한 배향을 위해 하나 이상의 평면 또는 노치를 갖도록 다듬어지고 연마된 단일 결정 잉곳(예, 실리콘 잉곳)으로부터 제조된다. 상기 잉곳은 그 후 개개의 웨이퍼로 슬라이스된다. 본원에서는 실리콘으로부터 구성된 반도체 웨이퍼를 언급하겠지만, 게르마늄 또는 갈륨 비화물과 같은 기타 재료가 사용될 수도 있다.
웨이퍼의 한 종류는 절연체-상-실리콘 (SOI; silicon-on-insulator) 웨이퍼이다. SOI 웨이퍼는 절연 층(즉, 산화물 층) 위에 얇은 실리콘 층을 포함하며, 절연층은 다시 실리콘 기질 위에 배치되어 있다. 절연체-상-실리콘 웨이퍼는 절연체-상-실리콘 구조의 한 종류이다.
SOI 웨이퍼를 제조하는 하나의 예시적 방법은 산화물의 층을 공여체 웨이퍼의 광택낸 전방 표면 위에 퇴적(deposit)시키는 것을 포함한다. 입자(예, 수소 원자 또는 수소와 헬륨 원자의 조합)를 상기 공여체 웨이퍼의 전방 표면 아래에 특정 깊이로 주입한다. 주입된 입자는 그들이 주입된 특정 깊이에서 상기 공여체 웨이퍼에 쪼개짐 면(cleave plane)을 형성한다. 상기 공여체 웨이퍼의 표면을 세정하여 주입 공정 도중 웨이퍼 위에 퇴적된 유기 화합물을 제거한다.
다음으로 공여체 웨이퍼의 전방 표면을 핸들 웨이퍼에 접착시켜 친수성 접착 공정을 통해 접착된 웨이퍼를 형성한다. 공여체 웨이퍼 및 핸들 웨이퍼를, 이 웨이퍼들의 표면을 예를 들어 산소나 질소를 함유하는 플라스마에 노출시켜 함께 접착시킨다. 플라스마에 대한 노출은 종종 표면 활성화라고 하는 공정에서 표면의 구조를 변경한다. 다음, 웨이퍼들을 함께 압축하여, 그들 사이에 접착을 형성한다. 상기 접착은 상대적으로 약하여, 추가의 공정이 일어나기 전에 강화되어야 한다.
일부 공정에서, 공여체 웨이퍼와 핸들 웨이퍼(즉, 접착된 웨이퍼) 사이의 친수성 접착은 상기 접착된 웨이퍼 쌍을 대략 300℃ 내지 500℃의 온도로 가열하거나 어닐링함으로써 강화된다. 상승된 온도는 공여체 웨이퍼와 핸들 웨이퍼의 결합하는 표면들 사이에 공유 결합의 형성을 초래하고, 따라서 상기 공여체 웨이퍼와 핸들 웨이퍼 사이의 접착을 고착화한다. 접착된 웨이퍼의 가열 또는 어닐링과 동시에, 상기 공여체 웨이퍼에 일찍이 주입된 입자는 상기 쪼개짐 면을 약화시킨다. 다음으로 공여체 웨이퍼의 일부가 상기 접착된 웨이퍼로부터 쪼개짐 면을 따라 분리되어(즉, 쪼개져) SOI 웨이퍼를 형성한다.
접착된 웨이퍼를 먼저, 접착된 웨이퍼의 대향면들에 직각으로 기계적 힘이 가해지도록 하는, 설치물에 넣어 공여체 웨이퍼의 일부를 상기 접착된 웨이퍼로부터 떨어지도록 당긴다. 일부 방법에 따르면 상기 기계적 힘을 가하기 위해 흡인 컵(suction cup)을 사용한다. 공여체 웨이퍼의 일부의 분리는 접착된 웨이퍼의 에지에 그 쪼개짐 면에서 기계적 쐐기를 적용함으로써 개시되어, 상기 쪼개짐 면을 따라 균열의 진행을 개시시킨다. 상기 흡인 컵에 의해 적용된 기계적 힘은 그 후 상기 공여체 웨이퍼의 부분을 접착된 웨이퍼로부터 당겨, SOI 웨이퍼를 형성한다. 다른 방법에 따르면, 상기 접착된 쌍을 대신 일정 시간 동안 상승된 온도에 처하게 하여, 상기 공여체 웨이퍼의 부분을 접착된 웨이퍼로부터 분리할 수 있다. 상승된 온도에 노출시키는 것은 상기 쪼개짐 면을 따라 균열의 개시 및 진행을 초래하고, 따라서 상기 공여체 웨이퍼의 일부를 분리한다.
결과적인 SOI 웨이퍼는 산화물 층 및 핸들 웨이퍼의 위에 배치된 실리콘의 얇은 층(쪼개진 후 남아있는 공여체 웨이퍼의 부분)을 포함한다. 실리콘의 얇은 층의 쪼개진 표면은 최종-용도 응용에 적합하지 않은 거친 표면을 갖는다. 표면에 대한 손상은 입자 주입 및 실리콘의 결정 구조에서 수득되는 변위의 결과일 수 있다. 따라서, 쪼개진 표면을 평탄화하기 위해 추가의 공정이 필요하다.
실리콘의 표면 층(즉, 쪼개진 표면)을 평탄화 및 얇게 하기 위해, 종전의 방법들은 어닐링, 화학적-기계적 광택, 고온 기체상 에칭[즉, 에피택셜-평탄화 (에피-평탄화)], 또는 쪼개진 표면 위에 희생 산화물 층의 형성의 조합을 사용하였다. 현재의 예비-에피택셜 평탄화 어닐 (PESA) 공정은 SOI 웨이퍼를 여러 시간 동안 상승된 온도(1000℃ 내지 1200℃)에 처하게 한다. 상승된 온도는 실리콘의 결정 구조가 그 안에 존재하는 변위들을 재배향시킴으로써 SOI 웨이퍼의 쪼개진 표면을 치료한다.
PESA 공정이 종종 쪼개진 표면 위에 존재하는 손상을 상당히 감소시키지만, 쪼개진 표면의 두께를 원하는 수준으로 감소시키고 그 표면을 원하는 표면 품질로 평탄화하기 위해 추가의 공정이 필요하다. 따라서, SOI 웨이퍼의 쪼개진 표면의 가공은 시간-소모적이고 고비용의 공정이다.
즉, 현재 처리 작업의 단점에 대처하고 또한 접착된 웨이퍼를 사용하는 웨이퍼 가공 작업에 사용하기 적합한 웨이퍼 표면 처리 방법에 대한 만족되지 못한 요구가 여전히 존재한다.
첫 번째 측면은 절연체-상-실리콘 구조의 가공 방법이다. 절연체-상-실리콘 구조는 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 실리콘 층 사이의 유전체 층을 갖는다. 상기 실리콘 층은 구조의 외부 표면을 정의하는 쪼개진 표면을 갖는다. 상기 방법은 쪼개진 표면을 어닐링하고, 쪼개진 표면을 에칭하고, 상기 쪼개진 표면 위에 비-접촉 평탄화 공정을 수행하는 것을 포함한다.
또 다른 측면은 절연체-상-실리콘 구조의 가공 방법이다. 절연체-상-실리콘 구조는 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 실리콘 층 사이의 유전체 층을 갖는다. 실리콘 층은 구조의 외부 표면을 정의하는 쪼개진 표면을 갖는다. 상기 방법은 실리콘 층의 적어도 일부를 제거함으로써 쪼개진 표면을 에칭하고 상기 쪼개진 표면 위에 비-접촉 평탄화 공정을 수행하는 것을 포함한다.
또 다른 측면은 절연체-상-실리콘 구조의 가공 방법이다. 절연체-상-실리콘 구조는 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 실리콘 층 사이의 유전체 층을 갖는다. 실리콘 층은 구조의 외부 표면을 정의하는 쪼개진 표면을 갖는다. 상기 방법은 구조의 쪼개진 표면을 에칭하고 상기 구조를 어닐링하는 것을 포함한다.
상기-언급된 측면에 관하여 인지된 특성들의 다양한 개선점이 존재한다. 추가의 특성이 또한 상기-언급된 측면에도 역시 도입될 수 있다. 이들 개선점 및 추가의 특성은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예를 들어, 예시된 실시 양태 중 임의의 것에 관한 후술하는 다양한 특성들이 전술한 측면 중 임의의 것에 단독으로 또는 조합되어 도입될 수 있다.
도 1a는 공여체 실리콘 웨이퍼의 상단 평면도이다.
도 1b는 도 1b의 공여체 실리콘 웨이퍼의 단면도이다.
도 2는 이온 주입이 진행되는 공여체 실리콘 웨이퍼의 단면도이다.
도 3은 핸들 실리콘 웨이퍼에 접착된 공여체 실리콘 웨이퍼를 포함하는 접착된 웨이퍼의 단면도이다.
도 4는 공여체 웨이퍼의 일부가 제거된 후 도 3의 접착된 웨이퍼의 단면도이다.
도 5는 접착된 웨이퍼의 쪼개진 표면을 가공한 후 도 4의 접착된 웨이퍼의 단면도이다.
도 6은 웨이퍼 스핀 에칭기를 도시하는 개략도이다.
도 7은 SOI 웨이퍼의 가공 방법을 도시하는 순서도이다.
도 8은 SOI 웨이퍼의 가공 방법을 도시하는 순서도이다.
도 9는 SOI 웨이퍼의 가공 방법을 도시하는 순서도이다.
먼저 도 1a 및 1B를 참고하여, 공여체 웨이퍼(110) 및 산화물 층(120)을 도시한다. 도 1a는 공여체 웨이퍼(110)의 상단 평면도인 한편, 도 1b는 상기 공여체 웨이퍼의 단면도이다. 산화물 층(120)은 상기 공여체 웨이퍼(110)의 전방 표면(112)에 접착되어 있다. 산화물 층(120)은 상기 공여체 웨이퍼(110)를 산화물 층의 성장에 적합한 분위기에 처하게 함으로써 상기 전방 표면(112) 위에서 성장할 수 있다. 대안으로, 산화물 층(120)은 임의의 공지된 화학적 퇴적 공정을 통해 상기 전방 표면(112) 위에 퇴적될 수 있고 절연체(즉, 유전체)로 기능한다.
도 2는 입자(예, 수소 원자 또는 수소 원자 및 헬륨 원자 양자의 조합)로 주입되는 공여체 웨이퍼(110)의 단면도이다. 공여체 웨이퍼(110)는 공여체 웨이퍼(110)의 전방 표면(112) 아래 특정 깊이까지 입자로 주입된다. 일부 실시양태에서, 상기 입자는 이온 주입 공정을 통해 주입되는 수소 또는 헬륨 이온이다. 쪼개짐 면(114)은 이제 입자가 주입된 특정 깊이와 동일한 전방 표면으로부터의 거리에서 상기 공여체 웨이퍼(120)의 전방 표면 (112) 아래에 형성된다. 쪼개짐 면(114)은 공여체 웨이퍼(110)를 통해 면을 정의하고, 여기에서 상기 공여체 웨이퍼는 공여체 웨이퍼의 이어지는 가열 시 이온의 주입에 의해 실질적으로 약화된다.
도 3은 공여체 웨이퍼(110)와 핸들 웨이퍼(130)의 단면도이다. 공여체 웨이퍼(110) 및 핸들 웨이퍼(130)는 친수성 접착과 같은 임의의 적합한 방법에 의해 함께 접착된다. 공여체 웨이퍼 및 핸들 웨이퍼는 웨이퍼의 표면을 예를 들어 산소 또는 질소를 함유하는 플라스마에 노출시킴으로써 함께 접착된다. 웨이퍼의 표면은 종종 표면 활성화라 불리는 공정에서 플라스마에 노출시킴으로써 개질된다(modify). 다음, 웨이퍼를 함께 압축하면 그들 사이에 접착이 형성된다. 이러한 접착은 약하고, 추가의 공정이 일어날 수 있기 전에 강화되어야 한다.
공여체 웨이퍼(110) 및 핸들 웨이퍼(130)는 함께, 접착된 웨이퍼(140)를 형성한다. 일부 공정에서, 공여체 웨이퍼와 핸들 웨이퍼(즉, 접착된 웨이퍼) 사이의 친수성 접착은 상기 접착된 웨이퍼 쌍을 대략 300℃ 내지 500℃의 온도에서 가열 및 어닐링함으로써 강화된다. 상승된 온도가 상기 공여체 웨이퍼와 핸들 웨이퍼의 결합 표면 사이에 공유 결합의 형성을 유발하고, 따라서 그 공여체 웨이퍼와 핸들 웨이퍼 사이의 접착을 고착화한다. 접착된 웨이퍼의 가열 및 어닐링과 동시에, 공여체 웨이퍼에 먼저 주입된 입자는 움직이기 시작하여 쪼개짐 면을 약화시킨다.
도 4는 도 3에 도시된 접착된 웨이퍼(140)의 단면도이다. 접착된 웨이퍼(140)의 일부는 쪼개는 공정 도중 도 4의 도면에서 제거되었다. 다른 방법에 따르면, 접착된 쌍은 대신 일정 시간에 걸쳐 상승된 온도에 처하여 상기 공여체 웨이퍼의 일부를 상기 접착된 웨이퍼로부터 분리되게 할 수 있다. 상승된 온도에 대한 노출은 쪼개짐 면을 따라서 균열을 개시 및 진행시키는 기능을 하고, 따라서 상기 공여체 웨이퍼의 일부를 분리한다.
쪼개짐 면(114)이 이온의 주입에 의해 실질적으로 약화되었기 때문에, 이는 거기에 힘이 적용될 때 웨이퍼가 그를 따라서 쉽게 분리되는 경계를 정의한다. 일부 실시양태에 따르면, 접착된 웨이퍼(140)를 먼저, 접착된 웨이퍼의 대향 면들에 직각으로 기계적 힘이 가해지도록 하는, 설치물에 넣어 공여체 웨이퍼의 일부를 상기 접착된 웨이퍼로부터 떨어지도록 당긴다. 하나의 실시양태에서, 상기 기계적 힘을 가하기 위해 흡인 컵(suction cup)을 사용한다. 공여체 웨이퍼(110)의 일부의 분리는 접착된 웨이퍼의 에지에 그 쪼개짐 면에서 기계적 쐐기를 적용함으로써 개시되어, 상기 쪼개짐 면을 따라 균열의 진행을 개시한다. 쪼개짐 면의 약화된 구조로 인하여, 상기 균열은, 접착된 (140) 웨이퍼가 쪼개짐 면을 따라서 두 조각으로 분리될 때까지 쪼개짐 면(114)을 따라 진행된다. 상기 흡인 컵에 의해 적용된 기계적 힘이 이제 상기 접착된 웨이퍼(140)를 두 조각으로 당긴다. 하나의 조각은 공여체 웨이퍼(110)의 일부만으로 이루어져 있다. 다른 조각은 핸들 웨이퍼(130) 및 거기에 접착된 공여체 웨이퍼(110)의 부분으로 이루어지고, 일반적으로 (150)으로 나타낸, 절연체-상-실리콘 (SOI) 웨이퍼를 형성한다.
SOI 웨이퍼(150)의 쪼개진 표면(152)은 쪼개짐 면(114)을 따라 접착된 웨이퍼(140)의 분리 후에 생기는 표면을 정의한다. 상기 쪼개진 표면(152)은, 쪼개짐 면(114)을 따르는 분리의 결과로 손상된 표면을 갖는데, 이 표면은 추가의 공정 없이는 최종-용도 응용에 적합하지 않은 표면을 부여한다. 따라서, 상기 쪼개진 표면(152)에 상기 손상을 보상하고 쪼개진 표면(152)을 평탄화하기 위한 추가의 공정 단계가 실시된다. SOI 웨이퍼(150)의 가공은 도 6-9에 관하여 이하에 더 상세히 논한다.
도 5는 쪼개진 표면(152)의 가공 후, 평탄화된 쪼개진 표면(152S)을 낳는 SOI 웨이퍼(150)의 단면도이다. 도 5에서 볼 수 있듯이, 상기 평탄화된 쪼개진 표면(152S)은 균일한 윤곽을 갖는 매끈한 표면을 갖는다. SOI 웨이퍼(150)의 가공은 이하의 도 7-9에 관하여 더 상세히 논한다.
도 6에 나타낸 것과 같이 일반적으로 (160)으로 표시되는 웨이퍼 스핀 에칭기가 SOI 웨이퍼(150)의 쪼개진 표면 (152) 위에 에천트(etchant)를 균일하게 분포시키는 데 사용된다. 웨이퍼 스핀 에칭기(160)는 SOI 웨이퍼(150)를, 상기 쪼개진 표면(152)에 직각이며, 상기 SOI 웨이퍼와 거의 그 중심점에서 교차하는 축 주위로 회전시킨다. 배후 표면(154)은 웨이퍼 스핀 에칭기(160)에 적합하게 연결되어 있다. 웨이퍼 스핀 에칭기(160)의 각 속도 및 가속도는 상기 쪼개진 표면(152)을 가로질러 에천트의 흐름을 변화시키도록 변동될 수 있다. 예를 들어, 각속도는 상기 쪼개진 표면(152)으로부터 에천트가 분산되는 속도를 증가시키기 위해 증가될 수 있다. 그렇지 않으면, 각속도는 상기 쪼개진 표면(152)으로부터 에천트가 분산되는 속도를 늦추기 위해 감소될 수 있다.
웨이퍼 스핀 에칭기(160)는 일정 부피의 액체 에천트를 배출시키고 그를 쪼개진 표면(152)에 향하게 하는 노즐(162)을 포함한다. 노즐(162)은 팔(boom)(164)에 결합된다. 상기 팔(164)은 수평으로, 수직으로, 기울어지게 또는 망원경처럼 움직일 수 있다.
노즐(162)은 다양한 패턴 또는 방식으로 에천트를 배출할 수 있다. 예를 들어, 노즐(162)은 일반적으로 층상인 유동 패턴(laminar flow pattern)으로 에천트를 배출하거나, 비-층상의 난류 유동 패턴으로 에천트를 배출할 수 있다. 에천트가 노즐(162)로부터 배출되는 방식은 예를 들어 사용되는 에천트의 특정 종류에 근거하여 변할 수 있다. 뿐만 아니라, 상기 방식은 에천트가 상기 쪼개진 표면(152)과 접촉하는 시간의 길이에 영향을 주도록 변경될 수 있다.
노즐(162)에 의해 배출된 에천트는 플루오르화수소산과 아세트산의 혼합물일 수 있다. 일부 실시양태에서, 에천트는 탈이온수로 희석된 플루오르화수소산의 용액이며, 에천트가 SOI 웨이퍼(150)를 에칭하는 속도를 조절하기 위해 계면활성제 또는 점도 조절제(예, 아세트산)가 첨가된다.
일반적으로, 산성 에천트는 수소 이온의 공급원을 포함하는 수용액의 형태이다. 수소 이온의 공급원은 플루오르화수소산, 질산, 인산, 아세트산, 황산, 염산, 시트르산, 옥살산, 프로피온산, 과망간산, 및 그의 조합을 포함하는 군에서 선택될 수 있다. 전형적으로, 수소 이온의 공급원은 적어도 약 40 중량%, 더욱 전형적으로 적어도 약 50 중량%, 더 더욱 전형적으로 적어도 약 60 중량%, 더 더욱 전형적으로는 적어도 약 70 중량%(예, 적어도 약 80 중량%, 또는 적어도 약 90 중량%)의 농도로 에천트에 존재한다. 다양한 실시양태에서, 산성 에천트는 근본적으로 물 및 수소 이온의 공급원을 포함한다. 다양한 다른 실시양태에서, 산성 에천트는 수소 이온의 공급원과 함께 1종 이상의 첨가제를 포함한다.
이하에 기재하는 도 7-9의 실시양태 각각은 공여체 웨이퍼의 일부가 SOI 웨이퍼로부터 쪼개짐 면을 따라 분리될 때 형성되는 표면 손상 및 결함을 제거하기 위해 SOI 웨이퍼를 가공하는 데 필요한 시간과 비용을 감소시키기 위해 에칭 공정을 사용한다.
도 7은 접착된 웨이퍼로부터 쪼개진 SOI 웨이퍼의 가공 방법을 도시하는 순서도이다. SOI 웨이퍼는 쪼개진 표면 및 배후 표면을 갖는다. SOI 웨이퍼는 절연체-상-실리콘의 한 유형이고, 전술한 바와 같이, 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 실리콘 층 사이에 유전체 층을 갖는다. SOI 웨이퍼는 도 1-4에 관하여 기재된 것들을 포함하는 임의의 수의 방법에 따라 제조된다.
상기 방법은 SOI 웨이퍼의 쪼개진 표면을 세정하는 블럭(710)에서 시작된다. 상기 쪼개진 표면은 실리콘의 층을 포함한다. 상기 쪼개진 표면은 당업자에게 공지된 다양한 방법에 따라 세정될 수 있다. 블럭(710)에서의 세정 도중 쪼개진 표면으로부터 유리된 물질이 제거된다. 다른 실시양태에서, 상기 방법은 쪼개진 표면의 세정과 함께 시작되지 않는다. 대신, 그 방법은 SOI 웨이퍼를 어닐링하는 것으로 시작되고, SOI 웨이퍼의 쪼개진 표면은 어닐링에 앞서 세정되지 않는다.
블럭(720)에서, SOI 웨이퍼를 어닐링한다. 일부 실시양태에 따르면, SOI 웨이퍼는 산화 환경에 놓임으로써 어닐링되어, 상기 쪼개진 표면 위에 산화물 층의 생성을 초래할 수 있다. 다른 실시양태에서, SOI 웨이퍼는 불활성 분위기(예, 아르곤 또는 질소) 또는 아르곤, 수소, 또는 그의 혼합물을 함유하는 분위기 중에 놓임으로써 어닐링될 수 있다. 어닐링은 적합하게는 통상의 신속한 열적 어닐 (RTA) 공정, 배치 공정(batch process), 또는 다른 적합한 어닐링 공정이다.
SOI 웨이퍼의 어닐링은 SOI 웨이퍼의 구성요소들(즉, 핸들 웨이퍼 및 거기에 접착된 공여체 웨이퍼의 부분) 사이의 접착을 강화한다. 종전의 방법에서, 비-접촉 평탄화 작업에 앞서 SOI 웨이퍼를 어닐링하는 공정을 예비-에피 평탄화 어닐(PESA)이라 한다. PESA 공정은 여러 시간 동안 1000℃ 내지 1200℃ 범위의 온도가 필요하므로 비교적 시간-소모적이고 고비용의 작업이다. 상승된 온도는 실리콘의 결정 구조로 하여금 그 안에 존재하는 변위를 재배향할 수 있게 함으로써 SOI 웨이퍼의 쪼개진 표면을 치료한다. 쪼개진 표면의 치료는, 예컨대 어닐링하는 단계의 시간 및/또는 온도를 감소시킬 수 있게 함으로써, 어닐링하는 단계의 적정화를 가능하게 할 수 있다. 그러한 적정화는 공정의 비용을 경감할 것이다.
블럭(720)에서 수행되는 어닐링은 또한 SOI 웨이퍼의 층들 사이의 접착을 강화하는 기능을 한다. 일부 실시양태에서, 공여체 웨이퍼와 핸들 웨이퍼를 접착시키는 데 사용된 접착 공정은 상승된 온도에 대한 노출을 요구하는 유형의 것이다.
SOI 웨이퍼의 쪼개진 표면은 블럭(730)에서 에칭된다. 에칭은 쪼개진 표면 위에서 실리콘 층의 적어도 일부를 제거하는 것을 포함한다. 실리콘 층의 적어도 일부를 제거함으로써, 상기 쪼개진 표면이 평탄화된다. 에천트가 SOI 웨이퍼의 쪼개진 표면에 걸쳐서 분산되어, 상기 쪼개진 표면의 평탄성을 개선한다. 에천트는 에천트와의 화학 반응에 의해 쪼개진 표면 위에 배치된 실리콘 층의 일부를 제거한다. 일부 실시양태에 따르면, SOI 웨이퍼는 도 6과 관련하여 기재된 웨이퍼 스핀 에칭기에 놓이며, 쪼개진 표면에 직각인 축 주위로 회전한다. 상기 SOI 웨이퍼가 회전하는 동안 에천트가 상기 쪼개진 표면 위에 분산된다.
도 6과 관련하여 위에 논한 바와 같이, 에천트가 분산되는 방법은, 에천트가 쪼개진 표면과 접촉을 유지하는 시간의 길이에 영향을 주도록 조절될 수 있다. 또한, 에천트의 점도는 그 조성을 변경함으로써 조절될 수 있다 (예, 점도를 증가시키기 위해 에천트 중 아세트산의 비가 증가될 수 있음). 에천트가 쪼개진 표면과 접촉을 유지하는 시간의 길이는 에천트에 의해 쪼개진 표면으로부터 제거되는 실리콘의 양에 비례한다. 따라서, 에천트가 SOI 웨이퍼의 쪼개진 표면과 접촉하는 시간의 길이를 증가시킴으로써, 더 많은 실리콘이 상기 쪼개진 표면으로부터 제거된다.
블럭(740)에서 비-접촉 평탄화 공정이 SOI 웨이퍼의 쪼개진 표면에 대해 수행된다. 일부 실시양태에서, 비-접촉 평탄화 공정은 SOI 웨이퍼를 불활성 분위기 (예, 아르곤), 아르곤, 수소, 또는 그의 혼합물을 함유하는 분위기에서 어닐링하는 것, 및/또는 기체상 에천트(예, 염산)로 그를 에칭하는 것을 포함한다. 종전의 방법에서, 상기 공정은 종종 에피-평탄화라 불린다. 종전의 방법은 블럭(730)에서 논한 것과 같은 에천트 단계를 사용하지 않으므로, 에피-평탄화 공정은 SOI 웨이퍼의 쪼개진 표면을 평탄화하는 것에 의존한다. PESA 공정에서와 같이, 상기 에피-평탄화 작업은 시간-소모적이고 고비용이다. SOI 웨이퍼의 쪼개진 표면을 블럭(730)에서 에칭함으로써, SOI 웨이퍼를 블럭(730)에서 가공하는 데 요구되는 시간의 길이는 상당히 감소된다. 필요한 기체상 에천트의 양 또한 상당히 감소된다. 블럭(740)의 완료 후, SOI 웨이퍼는 최종-용도 응용에 적합한 상태이다.
도 8은 쪼개진 표면 및 배후 표면을 갖는 SOI 웨이퍼의 가공 방법을 도시하는 순서도이다. 본 실시양태에서, 단축된-기간의 비-접촉 평탄화 공정(예, 에피-평탄화)이 전술한 방법으로부터 유지된다.
상기 방법은 SOI 웨이퍼의 쪼개진 표면을 에칭하는 블럭(810)에서 시작된다. 에칭은 상기 쪼개진 표면 위의 실리콘 층의 적어도 일부를 제거한다. 일부 실시양태에서, 에칭은 상기 쪼개진 표면 위에 존재하는 임의의 산화물을 실질적으로 제거한다. 다른 실시양태에서는, 산화물의 얇은 층이 에칭 후 쪼개진 표면 위에 남는다. 달리 말하면, 상기 쪼개진 표면 위에 산화물의 얇은 층이 남도록 에칭 공정이 수행된다. 상기 얇은 층은 패시베이션 코팅 또는 층을 상기 쪼개진 표면 위에 포함하거나 구성할 수 있다. 도 7과 관련하여 논한 바와 같이, 에천트는, SOI 웨이퍼가 웨이퍼 스핀 에칭기에서 회전하는 동안 그 웨이퍼 위의 쪼개진 표면에 적용된다. 에천트에 의해 제거되는 실리콘 층의 두께는 에천트의 조성, SOI 웨이퍼의 회전의 각속도, 또는 그를 통해 에천트가 쪼개진 표면 위에 분산되는 노즐 헤드의 유동 특성을 변경함으로써 선택되거나 조절될 수 있다.
블럭(820)에서, 비-접촉 평탄화 공정이 SOI 웨이퍼의 쪼개진 표면 위에 수행된다. 본 실시양태의 비-접촉 평탄화 공정은 불활성 분위기에서의 SOI 웨이퍼의 어닐링을 포함한다. 얇은 산화물 층이 에칭 후 쪼개진 표면 위에 남아있는 실시양태에서, SOI 웨이퍼를 어닐링하는 것은 상기 얇은 산화물 층을 제거할 수 있다. 전술한 바와 같이, 비-접촉 평탄화 공정은 SOI 웨이퍼에 에피-평탄화 공정을 실시하는 것을 포함할 수 있는데, 이 공정 동안 쪼개진 표면을 상승된 온도에서 기체상 에천트(예, 염산)와 접촉시킨다. 에천트의 양은 종전의 방법에서 사용된 것보다 감소되고, 산이 SOI 웨이퍼와 접촉되는 데 요구되는 시간 역시 단축된다. 블럭(820)의 완료 후, SOI 웨이퍼는 최종-용도 응용에 적합한 상태이다.
도 9는 SOI 웨이퍼를 가공하는 방법을 도시하는 순서도이다. SOI 웨이퍼는 쪼개진 표면 및 배후 표면을 갖는다. 종전의 방법에 사용된 방법은 에칭이 완료된 후 SOI 웨이퍼에 제한된-기간의 어닐링을 실시한다. 상기 방법은 SOI 웨이퍼의 쪼개진 표면의 에칭과 함께 블럭(910)에서 시작된다. 상기 웨이퍼는 전술한 것과 실질적으로 유사한 방식으로 에칭된다.
블럭(920)에서는, SOI 웨이퍼를 불활성 분위기(예, 아르곤) 또는 아르곤, 수소, 또는 그의 혼합물을 함유하는 분위기에서 어닐링한다. 다른 실시양태에 따르면, 상기 분위기는 산화 분위기여서 상기 쪼개진 표면 위에 산화물 막의 형성을 초래할 수 있다. 어닐링 작업은 쪼개진 표면에서 결함 또는 불균일성을 감소시키고 SOI 웨이퍼의 층들 사이에 접착을 강화할 뿐만 아니라, 이온 주입 공정으로부터 초래되는 결함을 보수한다.
도 7의 실시양태는 SOI 웨이퍼의 쪼개진 표면을 평탄화하기 위해 종전의 공지 방법에 사용된 공정의 사용을 유지하지만, 그 방법에 요구되는 길이 및 온도를 감소시키고, 따라서 SOI 웨이퍼의 가공의 전체적인 비용을 감소시킨다. 도 8의 실시양태는 단지 종전의 방법으로부터 감소된-기간의 에피-평탄화 공정을 보유한다. 도 9의 실시양태는 종전의 방법에 사용된 모든 공정을 없애고, 에칭이 완료된 후 SOI 웨이퍼에 제한된-기간의 어닐링을 실시한다. 상기 제한된-기간의 어닐링은 SOI 웨이퍼의 층들 사이에 접착을 강화하고, 일부 실시양태에서는 웨이퍼를 원하는 조도 수준(roughness level)까지 평탄화한다.
무슨 실시양태를 사용할 지의 선택은 쪼개진 표면을 에칭함으로써 얻어지는 표면 평탄성 및 표면 손상 보수의 수준, 및 최종-용도 응용을 위해 요구되는 표면 평탄성의 수준에 근거할 수 있다. 예를 들어, 쪼개진 표면의 에칭으로부터 귀결된 표면 평탄성 및 표면 손상의 보수의 수준이 최종-용도 응용을 위한 요건에 거의 부합하거나 그를 초과할 경우, 도 9와 관련하여 기재된 실시양태가 사용될 수 있다. 그러나, 에칭 후 에칭된 표면의 균일 정도가 최종-용도 응용을 위한 요건에 부합되지 않을 경우, SOI 웨이퍼에 도 7 및 8에 관련하여 기재된 실시양태를 실시할 수 있다.
본 발명의 요소 또는 그의 실시양태(들)를 도입할 경우, 관사들("a", "an", "the") 및 "상기"는 하나 이상의 요소가 존재함을 의미하도록 의도된다. "포함하는 (comprising)", "포함하는 (including)" 및 "갖는"의 용어는 포괄적이도록 의도되며, 나열된 요소 외에 추가의 요소가 존재할 수 있음을 의미한다.
본 발명의 범위를 벗어나지 않고 상기 구성에 다양한 변화가 가해질 수 있으므로, 위의 설명에 포함되고 첨부 도면(들)에 나타낸 모든 요소는 제한적 의미가 아닌, 예시적인 것으로 이해되어야 한다.

Claims (28)

  1. 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 상기 실리콘 층 사이의 유전체 층을 포함하는 SOI(silicon-on-insulator) 구조를 처리하는 방법으로서 - 상기 실리콘 층이 상기 구조의 외부 표면을 정의하는 쪼개진 표면(cleaved surface)을 가짐 -,
    상기 구조를 어닐링하는 단계;
    상기 쪼개진 표면의 적어도 일부를 제거하기 위하여 상기 쪼개진 표면에 대하여 액체 에천트(liquid etchant)를 향하게 함으로써 상기 쪼개진 표면을 에칭하는 단계;
    상기 쪼개진 표면 위에 비-접촉 평탄화 공정(non-contact smoothing process)을 수행하는 단계
    를 포함하는 SOI 구조 처리 방법.
  2. 제1항에 있어서, 상기 에칭하는 단계는 상기 구조의 쪼개진 표면의 적어도 일부를 제거하는 단계를 포함하는 SOI 구조 처리 방법.
  3. 제1항에 있어서, 상기 에칭하는 단계는 상기 쪼개진 표면에 대하여 상기 에천트를 향하게 하면서 상기 구조를 스핀 에칭기(spin etcher) 위에서 회전시키는 단계를 포함하는 SOI 구조 처리 방법.
  4. 제3항에 있어서, 상기 에칭하는 단계는 상기 쪼개진 표면에 대하여 에천트를 층상 흐름으로(in a laminar flow) 향하게 하는 단계를 포함하는 SOI 구조 처리 방법.
  5. 제3항에 있어서, 상기 에칭하는 단계는 상기 쪼개진 표면에 대하여 에천트를 비-층상 흐름으로 향하게 하는 단계를 포함하는 SOI 구조 처리 방법.
  6. 제1항에 있어서, 상기 비-접촉 평탄화 공정은 상기 쪼개진 표면에 대해 에피-평탄화(epi-smoothing) 공정을 수행하는 단계를 포함하는 SOI 구조 처리 방법.
  7. 제1항에 있어서, 상기 비-접촉 평탄화 공정은 상기 구조를 불활성 분위기에서 어닐링하는 단계를 포함하는 SOI 구조 처리 방법.
  8. 제1항에 있어서, 상기 어닐링하는 단계는 상기 구조를 산화 환경에서 어닐링하는 단계를 포함하는 SOI 구조 처리 방법.
  9. 제1항에 있어서, 상기 어닐링하는 단계는 상기 구조를 아르곤과 수소의 혼합물을 포함하는 분위기 중에 두는 단계를 포함하는 SOI 구조 처리 방법.
  10. 제1항에 있어서, 상기 어닐링하는 단계는 배치 어닐(batch anneal) 공정인 SOI 구조 처리 방법.
  11. 제1항에 있어서, 상기 어닐링하는 단계는 급속 열 어닐링인 SOI 구조 처리 방법.
  12. 제1항에 있어서, 상기 구조를 어닐링하는 단계 이전에 상기 쪼개진 표면을 세정하는 단계를 더 포함하는 SOI 구조 처리 방법.
  13. 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 상기 실리콘 층 사이의 유전체 층을 포함하는 SOI 구조를 처리하는 방법으로서 - 상기 실리콘 층이 상기 구조의 외부 표면을 정의하는 쪼개진 표면을 가짐 - ,
    상기 쪼개진 표면에 대하여 액체 에천트를 향하게 하여 상기 구조의 상기 쪼개진 표면의 적어도 일부를 제거함으로써 상기 구조의 상기 쪼개진 표면을 에칭하는 단계 - 상기 에칭하는 단계는 상기 쪼개진 표면 상에 얇은 산화물 층이 남도록 허용하는 단계를 포함함 - ; 및
    상기 구조의 상기 쪼개진 표면에 대해 비-접촉 평탄화 공정을 수행하는 단계
    를 포함하는 SOI 구조 처리 방법.
  14. 제13항에 있어서, 상기 에칭하는 단계는 상기 실리콘 층 상의 모든 산화물을 실질적으로 제거하는 단계를 더 포함하는 SOI 구조 처리 방법.
  15. 제13항에 있어서, 상기 얇은 산화물 층은 상기 쪼개진 표면 상의 패시베이션 코팅을 포함하는 SOI 구조 처리 방법.
  16. 제13항에 있어서, 상기 비-접촉 평탄화 공정은 상기 쪼개진 표면에 대해 에피-평탄화 공정을 수행하는 단계를 포함하는 SOI 구조 처리 방법.
  17. 제13항에 있어서, 상기 비-접촉 평탄화 공정은 아르곤을 포함하는 불활성 분위기에서 상기 구조를 어닐링하는 단계를 포함하는 SOI 구조 처리 방법.
  18. 제13항에 있어서, 상기 비-접촉 평탄화 공정은 아르곤과 수소의 혼합물을 포함하는 분위기에서 상기 구조를 어닐링하는 단계를 포함하는 SOI 구조 처리 방법.
  19. 제16항에 있어서, 상기 비-접촉 평탄화 공정은 상기 구조의 쪼개진 표면을 기상 에천트(gaseous etchant)와 접촉시키는 단계를 포함하는 SOI 구조 처리 방법.
  20. 제13항에 있어서, 상기 쪼개진 표면을 에칭하면서 상기 구조를 회전시키는 단계를 더 포함하는 SOI 구조 처리 방법.
  21. 제20항에 있어서, 상기 에천트의 조성, 상기 구조의 회전 속도, 및 에천트가 상기 쪼개진 표면 상으로 분산되는 노즐 헤드의 유동 특성 중 적어도 하나를 수정함으로써, 상기 에칭하는 단계에 의해 제거되는 상기 실리콘 층의 양을 변경하는 단계를 더 포함하는 SOI 구조 처리 방법.
  22. 핸들 웨이퍼, 실리콘 층, 및 상기 핸들 웨이퍼와 상기 실리콘 층 사이의 유전체 층을 포함하는 SOI 구조를 처리하는 방법으로서 - 상기 실리콘 층은 상기 구조의 외부 표면을 정의하는 쪼개진 표면을 가짐 - ,
    상기 쪼개진 표면에 대하여 액체 에천트를 향하게 하여 상기 쪼개진 표면의 적어도 일부를 제거함으로써 상기 구조의 쪼개진 표면을 에칭하는 단계 - 상기 에칭하는 단계에 의해 제거되는 상기 쪼개진 표면의 양은 상기 에천트의 조성, 상기 구조의 회전 속도, 및 에천트가 상기 쪼개진 표면상으로 분산되는 노즐 헤드의 유동 특성 중 적어도 하나를 수정함으로써 변경됨 - ;
    상기 구조를 어닐링하는 단계
    를 포함하는 SOI 구조 처리 방법.
  23. 제22항에 있어서, 상기 어닐링하는 단계는 상기 구조를 아르곤을 포함하는 불활성 분위기 중에 두는 단계를 포함하는 SOI 구조 처리 방법.
  24. 제22항에 있어서, 상기 어닐링하는 단계는 상기 구조를 아르곤과 수소의 혼합물을 포함하는 분위기 중에 두는 단계를 포함하는 SOI 구조 처리 방법.
  25. 제22항에 있어서, 상기 에칭하는 단계는 상기 쪼개진 표면 상의 모든 산화물을 실질적으로 제거하는 SOI 구조 처리 방법.
  26. 제22항에 있어서, 상기 에칭하는 단계는 얇은 산화물 층이 상기 쪼개진 표면 상에 남도록 허용하는 단계를 포함하는 SOI 구조 처리 방법.
  27. 제26항에 있어서, 상기 얇은 산화물 층은 상기 쪼개진 표면 상의 패시베이션 코팅을 포함하는 방법.
  28. 제22항에 있어서, 상기 쪼개진 표면을 에칭하면서 상기 구조를 회전시키는 단계를 더 포함하는 SOI 구조 처리 방법.
KR1020117014662A 2008-11-26 2009-11-23 절연체-상-실리콘 구조의 가공 방법 KR20110115570A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11822208P 2008-11-26 2008-11-26
US61/118,222 2008-11-26

Publications (1)

Publication Number Publication Date
KR20110115570A true KR20110115570A (ko) 2011-10-21

Family

ID=41466988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117014662A KR20110115570A (ko) 2008-11-26 2009-11-23 절연체-상-실리콘 구조의 가공 방법

Country Status (7)

Country Link
US (1) US20100130021A1 (ko)
EP (1) EP2368264A1 (ko)
JP (1) JP2012510180A (ko)
KR (1) KR20110115570A (ko)
CN (1) CN102292810A (ko)
TW (1) TW201030838A (ko)
WO (1) WO2010062852A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5625239B2 (ja) * 2008-12-25 2014-11-19 信越半導体株式会社 貼り合わせウェーハの製造方法
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
KR101191129B1 (ko) * 2010-11-10 2012-10-15 주식회사 엘지화학 광학 소자
US20130334594A1 (en) * 2012-06-15 2013-12-19 Jerome A. Imonigie Recessed gate memory apparatuses and methods
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US10332781B2 (en) * 2014-12-19 2019-06-25 Globalwafers Co., Ltd. Systems and methods for performing epitaxial smoothing processes on semiconductor structures
FR3036200B1 (fr) * 2015-05-13 2017-05-05 Soitec Silicon On Insulator Methode de calibration pour equipements de traitement thermique
US11282739B2 (en) 2019-12-13 2022-03-22 Globalwafers Co., Ltd. Methods for removing an oxide film from a SOI structure and methods for preparing a SOI structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6413874B1 (en) * 1997-12-26 2002-07-02 Canon Kabushiki Kaisha Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
EP1158581B1 (en) * 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
US20020190028A1 (en) * 2001-05-31 2002-12-19 International Business Machines Corporation Method of improving uniformity of etching of a film on an article
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
US7749910B2 (en) * 2001-07-04 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
FR2827423B1 (fr) * 2001-07-16 2005-05-20 Soitec Silicon On Insulator Procede d'amelioration d'etat de surface
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
JP2004335923A (ja) * 2003-05-12 2004-11-25 Sony Corp エッチング方法およびエッチング装置
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
JP4934966B2 (ja) * 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法

Also Published As

Publication number Publication date
EP2368264A1 (en) 2011-09-28
TW201030838A (en) 2010-08-16
WO2010062852A1 (en) 2010-06-03
US20100130021A1 (en) 2010-05-27
CN102292810A (zh) 2011-12-21
JP2012510180A (ja) 2012-04-26

Similar Documents

Publication Publication Date Title
KR20110115570A (ko) 절연체-상-실리콘 구조의 가공 방법
US8617962B2 (en) Method for finishing a substrate of the semiconductor-on-insulator type
JP6373354B2 (ja) ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法
KR101151458B1 (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
US6391740B1 (en) Generic layer transfer methodology by controlled cleavage process
US7790565B2 (en) Semiconductor on glass insulator made using improved thinning process
KR101299719B1 (ko) 열적-기계적 효과들을 사용하여 트리밍을 수반한 다중층 구조체의 제조 프로세스
US7297611B2 (en) Method for producing thin layers of semiconductor material from a donor wafer
KR20040029292A (ko) 접합 웨이퍼의 제조방법
JP2000223383A (ja) 分離装置、分離方法及び半導体基板の製造方法
KR101787552B1 (ko) Ｓｏｉ 웨이퍼를 가공 처리하는 방법
JPH09260620A (ja) 結合ウエーハの製造方法およびこの方法で製造される結合ウエーハ
US9321636B2 (en) Method for producing a substrate holder
US20220246421A1 (en) Processed inorganic wafer and processing wafer stack with abrasive process
KR20040058477A (ko) 실리콘 온 절연체 기판의 제조방법
JPH07130591A (ja) ウエハの製作方法
JPH0964318A (ja) 基板及びその製造方法
JPH04243132A (ja) 半導体基板およびその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid