KR100797325B1 - 통합 메모리 및 컨트롤러 - Google Patents
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Abstract
Description
Claims (40)
- 메모리 컨트롤러에 있어서,어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스;휘발성 RAM 메모리 장치와 인터페이스하기 위한 제 2 버스;NAND 메모리 장치와 인터페이스하기 위한 제 3 버스;상기 메모리 컨트롤러에 대해 상기 컨트롤러의 동작을 초기화하기 위한 부팅코드를 저장하기 위한 비휘발성 메모리;상기 제 1 버스로부터 제 1 어드레스를 수신하고 상기 제 1 어드레스를 상기 NAND 메모리 장치에 대한 제 2 어드레스로 매핑하며, 상기 휘발성 RAM 메모리 장치를 상기 NAND 메모리 장치에 있는 상기 제 2 어드레스로의 또는 상기 제 2 어드레스로부터의 데이터에 대한 캐시로서 동작시키기 위한 수단; 및상기 제 2 어드레스에서 상기 NAND 메모리에 저장된 데이터와 캐시로서 기능하는 상기 휘발성 RAM 메모리에 저장된 데이터 사이의 데이터 일관성을 유지하기 위한 수단을 포함하는 메모리 컨트롤러.
- 제 1항에 있어서,상기 제 2 버스에 연결되는 RAM을 더 포함하는 메모리 컨트롤러.
- 제 1항에 있어서,상기 제 1 버스로부터 NOR 프로토콜 명령들을 수신하고, 상기 NAND 메모리 장치 상에서 상기 NOR 명령들을 동작시키기 위한 수단을 더 포함하는 메모리 컨트롤러.
- 메모리 컨트롤러에 있어서,어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스;휘발성 RAM 메모리 장치와 인터페이스하기 위한 제 2 버스;NAND 메모리 장치와 인터페이스하기 위한 제 3 버스;상기 메모리 컨트롤러에 대해 상기 컨트롤러의 동작을 초기화하기 위한 부팅 코드를 저장하기 위한 NOR 메모리;상기 제 1 버스로부터 NOR 프로토콜 명령들을 수신하고, 상기 NOR 메모리를 동작시키며, NOR 메모리의 동작을 에뮬레이트하기 위해 상기 휘발성 RAM 메모리 장치를 동작시키기 위한 수단; 및ATA 스토리지(storage)로서 상기 NAND 메모리 장치를 동작시키기 위한 수단을 포함하는 메모리 컨트롤러.
- 제 4항에 있어서,호스트 장치로부터의 구성 파라메터들을 저장하고, 상기 제 1 버스로부터의 어드레스를 NOR 동작, RAM 동작 및 NAND 동작으로 구분하기 위한 레지스터를 더 포함하는 메모리 컨트롤러.
- 제 4항에 있어서,상기 제 2 버스에 연결되는 휘발성 RAM 메모리 장치를 더 포함하는 메모리 컨트롤러.
- 제 4항에 있어서, NOR 메모리의 동작을 에뮬레이트하기 위해 상기 휘발성 RAM 메모리 장치를 동작시키기 위한 상기 수단은상기 제 1 버스로부터 제 1 어드레스를 수신하고 상기 제 1 어드레스를 상기 NAND 메모리 장치에 대한 제 2 어드레스로 매핑하며, 상기 휘발성 RAM 메모리 장치를 상기 NAND 메모리 장치에 있는 상기 제 2 어드레스로의 또는 상기 제 2 어드레스로부터의 데이터에 대한 캐시로서 동작시키기 위한 수단; 및상기 제 2 어드레스에서 상기 NAND 메모리 장치에 저장된 데이터와 캐시로서 기능하는 상기 휘발성 RAM 메모리에 저장된 데이터 사이의 데이터 일관성을 유지하기 위한 수단을 더 포함하는 메모리 컨트롤러.
- 어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스;휘발성 RAM 메모리 장치와 인터페이스하기 위한 제 2 버스;NAND 메모리 장치와 인터페이스하기 위한 제 3 버스; 및호스트 장치로부터의 구성 파라메터들을 저장하고, 상기 제 1 버스로부터의 어드레스를 상기 RAM 메모리 장치에 의한 동작 및 상기 NAND 메모리 장치에 의한 동작으로 구분하기 위한 레지스터를 포함하는 메모리 컨트롤러.
- 메모리 컨트롤러에 있어서,어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스;휘발성 RAM 메모리 장치와 인터페이스하기 위한 제 2 버스; 및NOR 비휘발성 메모리 장치를 포함하며,상기 NOR 비휘발성 메모리 장치는상기 컨트롤러에 의해 수신된 상기 제 1 버스 상의 제 1 어드레스가 NOR 프로토콜 명령에 응답하여 상기 NOR 메모리를 동작시키며, 상기 컨트롤러에 의해 수신된 상기 제 1 버스 상의 제 2 어드레스가 RAM 메모리 프로토콜에 응답하여 상기 RAM 메모리를 동작시키고, 상기 컨트롤러에 의해 수신된 상기 제 1 버스 상의 제 3 어드레스가 NOR 프로토콜 명령을 에뮬레이팅하는 상기 RAM 메모리를 동작시키는 상기 컨트롤러를 동작시키기 위해 구성된 프로그램코드를 저장하는 메모리 컨트롤러.
- 어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스;휘발성 RAM 메모리 장치와 인터페이스하기 위한 제 2 버스;NOR 비휘발성 메모리 장치; 및호스트 장치로부터의 구성 파라메터들을 저장하고, 상기 제 1 버스로부터의 어드레스를 NOR 메모리 장치로서의 상기 NOR 메모리장치, RAM 메모리 장치로서의 상기 RAM 메모리 장치, 및 NOR 메모리 장치의 동작을 에뮬레이팅시키는 상기 RAM 메모리 장치에 의한 동작으로 구분하기 위한 레지스터를 포함하는 메모리 컨트롤러.
- NOR 메모리에 있어서,NOR 프로토콜 명령 신호를 수신하기 위한 제 1 버스를 갖는 메모리 컨트롤러의 제 1 집적 회로 다이(die);NAND 메모리 프로토콜로 NAND 메모리 장치와 통신하기 위한 제 2 버스를 더 갖는 상기 메모리 컨트롤러;상기 메모리 컨트롤러의 동작을 초기화하기 위한 프로그램 코드를 저장하며, NOR 메모리 장치의 동작을 에뮬레이트하기 위해 상기 제 1 버스로부터의 NOR 프로토콜 명령들을 수신하고 거기에 응답하여 상기 제 2 버스 상에 NAND 프로토콜 명령들을 출력하기 위한 NOR 메모리를 더 갖는 상기 메모리 컨트롤러; 및상기 제 1 집적 회로 다이의 상기 제 2 버스에 연결되는, 상기 NAND 메모리 장치의 제 2 집적 회로 다이를 포함하며,상기 제 1 및 제 2 집적 회로 장치들은 동일한 패키지에 함께 패키지되는 NOR 메모리.
- 제 11항에 있어서,RAM 메모리 프로토콜로 RAM 메모리 장치와 통신하기 위한 제 3 버스를 더 갖는 상기 제 1 집적 회로 다이를 더 포함하는 NOR 메모리.
- 제 12항에 있어서,상기 제 3 버스에 연결되는 RAM 메모리를 더 포함하는 NOR 메모리.
- 제 13항에 있어서, 상기 RAM 메모리는분리된 집적 회로 다이이며 상기 제 1 및 상기 제 2 집적 회로 다이들과 같이 동일한 패키지로 패키지되는 NOR 메모리.
- 제 13항에 있어서, 상기 RAM 메모리는상기 메모리 컨트롤러를 갖는 상기 제 1 집적 회로 다이와 집적되는 NOR 메모리.
- 제 13항에 있어서, 상기 RAM 메모리는상기 NOR 프로토콜 명령들을 에뮬레이트하기 위해 동작하는 상기 NAND 메모리 장치에 대한 캐시로서 기능하는 NOR 메모리.
- 제 13항에 있어서,상기 제 1 버스로부터의 어드레스를 NOR 동작 및 상기 NAND 메모리를 사용하는 NOR 에뮬레이션 동작으로 구분하기 위한 파라메터들을 저장하기 위한 레지스터를 더 갖는 메모리 컨트롤러의 상기 제 1 집적 회로 다이를 더 포함하는 NOR 메모리.
- 제 17항에 있어서,상기 레지스터는 상기 제 1 버스로부터의 어드레스를 NOR 동작, 상기 NAND 메모리를 이용한 NOR 에뮬레이션 동작, RAM 동작 및 NAND 동작으로 구분하기 위한 파라메터들을 저장하며;상기 제 1 버스로부터의 어드레스를 구분하기 위한 상기 파라메터들은 호스트 장치로부터의 구성 파라메터들인 NOR 메모리.
- 어드레스 신호 및 호스트 장치로부터의 데이터 신호를 수신하기 위한 제 1 버스, NAND 메모리와 인터페이스하기 위한 제 2 버스; 및 RAM 메모리와 인터페이스하기 위한 제 3 버스; 및 NOR 메모리와 인터페이스하기 위한 제 4 버스를 갖는 메모리 컨트롤러;상기 제 2 버스와 연결되는 NAND 메모리;상기 제 3 버스와 연결되는 RAM 메모리; 및상기 제 4 버스와 연결되는 NOR 메모리를 포함하며,상기 메모리 컨트롤러는 상기 제 1 버스 상에 제공된 NOR 프로토콜 명령들, RAM 프로토콜 명령들 및 ATA NAND 프로토콜 명령들에 응답하는 메모리.
- 제 19항에 있어서, 상기 메모리는모놀리식(monolithic) 집적 회로 다이인 메모리.
- 제 19항에 있어서,상기 메모리 컨트롤러는 제 1 집적 회로 다이이며, 상기 NAND 메모리는 제 2 집적 회로 다이이며, 상기 RAM 메모리는 제 3 집적 회로 다이이며, 상기 NOR 메모리는 상기 메모리 컨트롤러에 집적되는 메모리.
- 제 21항에 있어서,상기 제 1, 제 2 및 제 3 집적 회로 다이들은 함께 패키지되는 메모리.
- 제 19항에 있어서,상기 메모리 컨트롤러는 제 1 집적 회로 다이이며, 상기 NAND 메모리는 제 2 집적 회로 다이이며, 상기 RAM 메모리 및 상기 NOR 메모리는 상기 메모리 컨트롤러에 집적되는 메모리.
- 제 23항에 있어서,상기 제 1 및 제 2 집적 회로 다이들은 함께 패키지되는 메모리.
- 제 19항에 있어서, 상기 NOR 메모리는NOR 어드레스로서 상기 제 1 버스 상의 제 1 어드레스; RAM 어드레스로서 상기 제 1 버스 상의 제 2 어드레스; 및 ATA NAND 어드레스로서 상기 제 1 버스 상의 제 3 어드레스에 응답하도록 구성된 프로그램 코드를 저장하는 메모리.
- 제 25항에 있어서, 상기 NOR 메모리는상기 메모리 컨트롤러의 동작을 초기화하기 위해 구성된 프로그램 코드를 더 저장하는 메모리.
- 제 26항에 있어서, 상기 메모리 컨트롤러는상기 제 1 버스로부터의 어드레스를 NOR 동작, 상기 NAND 메모리를 사용한 NOR 에뮬레이션 동작, RAM 동작 및 ATA NAND 동작으로 구분하기 위한 호스트 장치로부터의 구성 파라메터들을 저장하기 위한 레지스터를 더 구비하는 메모리.
- 제 27항에 있어서, 상기 NOR 메모리는상기 RAM 메모리가 상기 NAND 메모리를 사용한 NOR 에뮬레이션 동작을 위한 캐시로서 사용되도록 구성된 프로그램 코드를 더 저장하는 메모리.
- 호스트 장치에 연결되며 어드레스 신호 및 데이터 신호를 수신하기 위한 제 1 버스; NOR 메모리에 연결하기 위한 제 2 버스; RAM 메모리에 연결하기 위한 제 3 버스; NAND 메모리에 연결하기 위한 제 4 버스를 갖는 메모리 컨트롤러;상기 제 2 버스에 연결되는 NOR 메모리;상기 제 3 버스에 연결되는 RAM 메모리;상기 제 4 버스에 연결되는 NAND 메모리; 및상기 제 1 버스로부터의 제 1 어드레스를 NOR 동작으로, 상기 제 1 버스로부터의 제 2 어드레스를 NAND 메모리를 사용한 NOR 에뮬레이션 동작으로, 상기 제 1 버스로부터의 제 3 어드레스를 RAM 동작으로, 그리고 상기 제 1 버스로부터의 제 4 어드레스를 ATA NAND 동작으로 구분하기 위한 호스트 장치로부터의 구성 파라메터들을 저장하는 레지스터를 포함하는 호스트 한정 메모리.
- 제 29항에 있어서,상기 NOR 메모리는 상기 메모리 컨트롤러와 집적되어 동일한 집적 회로 다이로 되는 호스트 한정 메모리.
- 제 30항에 있어서,상기 RAM 메모리는 상기 메모리 컨트롤러와 집적되어 동일한 집적 회로 다이로 되는 호스트 한정 메모리.
- 제 30항에 있어서,상기 RAM 메모리는 제 1 집적 회로 다이이고 상기 메모리 컨트롤러는 제 2 집적 회로 다이이며, 상기 제 1 집적 회로 다이 및 상기 제 2 집적 회로 다이는 함께 패키지되는 호스트 한정 메모리.
- 제 29항에 있어서, 상기 NOR 메모리는상기 메모리 컨트롤러의 동작을 초기화하기 위해 구성된 프로그램 코드를 저장하는 호스트 한정 메모리.
- 메모리 컨트롤러의 동작을 초기화하기 위한 프로그램 코드를 저장하기 위한 비휘발성 메모리를 가지며, 어드레스 및 호스트 장치로부터의 데이터 신호들을 수신하기 위한 제 1 버스; RAM 메모리와 인터페이스하기 위한 제 2 버스; 및 NAND 메모리와 인터페이스하기 위한 제 3 버스를 가지는 메모리 컨트롤러;상기 제 2 버스에 연결되는 휘발성 RAM 메모리;상기 제 3 버스에 연결되는 NAND 메모리;상기 제 1 버스로부터의 NOR 프로토콜 명령들 및 제 1 어드레스를 수신하며, NAND 메모리에 있는 상기 제 2 어드레스로의 또는 제 2 어드레스로부터의 데이터에 대한 캐시로서 기능하는 상기 RAM 메모리를 이용하여 상기 제 1 어드레스를 상기 NAND 메모리에서의 제 2 어드레스로 매핑하고 그것에 응답하여 상기 NAND 메모리를 동작시키기 위한 수단; 및캐시로서 상기 RAM에 저장되는 데이터와 상기 NAND 메모리 내의 상기 제 2 어드레스에 있는 데이터 사이의 데이터 일관성을 유지하기 위한 수단을 포함하는 NOR 에뮬레이팅 메모리.
- 제 34항에 있어서, 상기 수신하기 위한 수단 및 유지하기 위한 수단은상기 비휘발성 메모리에 저장된 프로그램 코드를 포함하는 NOR 에뮬레이팅 메모리.
- 제 34항에 있어서,상기 휘발성 RAM은 상기 메모리 컨트롤러에 내장되며, 상기 메모리 컨트롤러는 제 1 집적 회로 다이이며, 상기 NAND 메모리는 제 2 집적 회로 다이이며, 상기 제 1 및 제 2 다이들은 함께 패키지되는 NOR 에뮬레이팅 메모리.
- 각각이 각 호스트 장치에 연결되게 복수의 호스트 장치들과 인터페이스하기 위한 복수의 제 1 버스들; 및 복수의 제 2 버스들을 가지는 메모리 컨트롤러;상기 복수의 제 2 버스들에 연결되며 출력버스를 갖는 중재 회로; 및상기 중재 회로의 상기 출력버스에 연결되는 NAND 메모리를 포함하며,상기 호스트 장치들 각각은 상기 중재 회로를 통해 상기 NAND 메모리에 접근하는 메모리 장치.
- 제 37항에 있어서,복수의 제 3 버스들을 갖는 상기 메모리 컨트롤러;상기 복수의 제 3 버스들에 연결되며 출력버스를 갖는 제 2 중재 회로; 및상기 제 2 중재 회로의 상기 출력버스에 연결되는 휘발성 RAM 메모리를 더 포함하며,상기 호스트 장치들 각각은 상기 제 2 중재 회로를 통해 상기 휘발성 RAM 메모리에 접근하는 메모리 장치.
- 복수의 호스트 장치들과 인터페이스하기 위한 제 1 버스를 가지며; 복수의 제 2 버스들 및 복수의 제 3 버스들을 더 갖는 메모리 컨트롤러;상기 복수의 제 2 버스들에 연결되며 제 1 출력버스를 갖는 제 1 중재 회로;상기 제 1 중재 회로의 상기 제 1 출력버스에 연결되는 NAND 메모리;복수의 제 3 버스들에 연결되며 제 2 출력버스를 갖는 제 2 중재 회로; 및상기 제 2 중재 회로의 상기 제 2 출력버스에 연결되는 휘발성 RAM 메모리를 포함하며,상기 각 호스트 장치는 상기 제 1 버스로의 접근을 허가하기 위한 상기 메모리 컨트롤러로부터의 분리 제어 신호를 제공받으며, 상기 제 1 중재 회로를 통해 상기 NAND 메모리에 접근하고, 상기 제 2 중재 회로를 통해 상기 휘발성 RAM 메모리에 접근하는 메모리 장치.
- 복수의 호스트 장치들과 인터페이스하며 각각이 어드레스 신호 및 다른 호스트 장치로부터의 데이터 신호를 수신하는 복수의 제 1 버스들, NAND 메모리와 인터페이스를 위한 제 2 버스, RAM 메모리와 인터페이스를 위한 제 3 버스 및 NOR 메모리와 인터페이스하기 위한 제 4 버스를 갖는 메모리 컨트롤러;상기 제 2 버스에 연결되는 NAND 메모리;상기 제 3 버스에 연결되는 RAM 메모리; 및상기 제 4 버스에 연결되는 NOR 메모리를 포함하며,상기 메모리 컨트롤러는 상기 다른 제 1 버스들 각각에 제공되는 NOR 프로토콜 명령들, RAM 프로토콜 명령들 및 상기 ATA NAND 프로토콜 명령들에 응답하는 메모리 장치.
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