JPS61114631A - 通信アダプタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、計算機、端末、入出力装置などを通信ハイウ
ェイに接続するための通信アダプタに係る。

Ｂ、開示の概要 本明細書はデータ端末装置（ＤＴＥ）　　を通信ハイウ
ェイに接続する通信アダプタ（以下、単にアダプタと云
う）を開示する。このアダプタは解読装置を介してマイ
クロプロセッサのデータバスおよび制御線に接続されて
いる複数の制御レジスタを含む。これらの制御レジスタ
は指令や状況情報を保持する。内部モデム・インタフェ
ース（ＩＭ工）機構が設けられ、解読装置および制御レ
ジスタを監視する。ＩＭＩ機構はそれらの監視結果に基
いて、アダプタの送信部および受信部を選択的に動作さ
せる。アダプタは、ハイウェイを伝送されている信号に
影響を及ぼすことなくその信号な監視する手段も含んで
いる。

Ｃ０従来技術 従来、多数のノード或いは局を相互接続するだめに様々
な種類の通信ハイウェイが使用されている。各ノードに
は普通１以上のＤＴＥが設置される。ＤＴＥは、通信ハ
イウェイを構成している通信媒体を介して他のＤＴＥと
通信する。

代表的な通信ハイウェイの１つに直列ループ・データ通
信システムがある。このシステムでは、導電ワイヤ、同
軸ケーブル、光ファイバ等の通信媒体がループ状につな
がっている。通信媒体の両端は、ループを監視する中央
局に接続される。計算機、端末装置等を含む他の局はル
ープへ直列に接続される。このようなシステム構成にお
いては、ループ上の任意の局から出たメツセーＬ／ば、
同じループでは活動状態にある他の各局で順次に受信さ
れる。米国特許第３７５２９３２号および同第４２９３
９４８号は、このようなループ通信システムの制御方式
を開示している。

ＤＴＥをループ通信システムに接続する場合はインタフ
ェース回路ないしアダプタが必要である。

例えば米国特許第４４２４５６５号は、プロセッサを通
信路に接続するプログラマブル・アダプタを開示してい
る。このアダプタは受信したメツセージのヘッダ部分を
解読することにより、当該メツセージをプロセッサのメ
モリに書込むべきかどうかを調べる。メツセージを書込
むべきであれば、アダプタはヘッダをメモリ・アドレス
に変換する。

他の形式のアダプタとしては、ＩＢＭＴＤＢ第１３巻、
第５号、第１１５１頁（１９７０年１０月）、およびＩ
ＢＭ　　ＴＤＢ　　第２２巻、第８Ａ号、第３０５９頁
（１９８０年１月）に開示されているものがある。基本
的には、これらのアダプタは、使用されるＤＴＥや通信
プロトコルに依存した機能だけしか持っていない。

Ｄ０発明が解決しようとする問題点 従来のアダプタは、備えている機能の種類が少なく、ま
た多機能化すると構成が複雑になり、コストも高（つい
ていた。

従って本発明の目的は、簡単で効率がよく多機能のアダ
プタを提供することにある。

Ｅ１問題点を解決するための手段 本発明に従うアダプタは、マイクロプロセッサ等の処理
装置を含むコントローラを通信）・イウエイに接続する
もので、コントローラがアクセスできる複数の制御レジ
スタ（書込みレジスタおよび読取りレジスタ）を含んで
いる。これらの制御レジスタは、送信データ、受信デー
タ、コマンド、状況情報、割込み情報等を保持する。コ
ントローラとアダプタの間に１佳解読手段が設けられ、
ｊｉ制御レジスタの書込みおよび読取りを制御する。ア
ダプタの送信手段および受信半没は、制御レジスタの内
容、アダプタの内部状態等を監視している内部モデム・
インタフェース（Ｉ　Ｍ　Ｉ　）機構によって選択的に
活動化される。

Ｆ、実施例 本発明に従うアダプタは任意の端末や局をループ通信シ
ステムに接続できるが、特にＰｏＳ端末の接続に適して
いる。従って実施例もこれに即して説明するが、勿論本
発明はそのような特別の端末に限定されるものではない
。

本発明を実施できるループ通信システムの簡単な例を第
３図に示す。このシステム１０はループ状の通信媒体を
含み、これにストア制御装置１２および複数の端末１４
．１６．１９が接続されている。ループは単方向性で、
第６図の例では左回りである。ストア制御装置１２の役
割はループのオペレーションを監視することにあり、そ
のためポーリング信号その他の必要な制御信号を発生し
て、それぞれの端末が情報をループへ送れるようにする
。本発明に関する限り、端末の数は任意でよい。しかし
実際問題としては、ループに接続される端末の数は、事
巣規模およびストア制御装置１２の処理能力によって決
まってくる。

端末やストア制御装置を通信媒体に接続するための構成
を第２図に示す。これは、コントローラ１８、アダプタ
２Ｇ、およびこれらを相互接続する導体２２から成って
いる。コントローラ１８は、主マイクロプロセッサ２４
およびこれに共用ＲＡＭインタフェース２６を介して接
続されている通信プロセッサ２８を含む。、主マイクロ
プロセッサ２４および通信プロセッサ２８として、例え
ばインテル社の８０２８６および８０５１’ｇそれぞれ
使用できる。共用ＲＡ　Ｍインタフェース２６ば、これ
らのプロセッサとインタフェース回路２０との間でコマ
ンド、状況情報およびメツセージをやり取りするための
ものである。コントローラ１８は、１９８４年８月３日
付の米国特許出願第６３７３６９号にも記載されている
ように、例えばＰＯＳシステムの主制御装置として働く
。

アダプタ２Ｄはループアダプタ３０およびアナログ信号
変換回路３２を含む。ループの上流側から来た信号はア
ナログ信号変換回路３２に入り、ループアダプタ３０に
送られる。信号はそこから導体２２を通ってコントロー
ラ１８の方へ送られるか、また（はループアダプタ３［
］の内部で折返してループの下流側へ送り出される。詳
細について）まあとで説明するが、信号の折返しは送信
クロックまたは受信クロックの正確さ？検査するのに役
立つ。

アダプタ２０のより詳細な構成を第１図に示す。

第１図の破線で囲んだ部分がアダプタ２０の構成要素で
あり、すべて単一のチップに集積することができる。ア
ダプタ２０４″ｉコントローラ・インタフェース解読部
３４を含む。このコントローラ・インタフェース解読部
３４は、コントローラ１８がアダプタ２０のどのレジス
タにアクセスしようとしているかを解読する。その際、
コントローラ１８はチップ選択（Ｃ８）線を活動化しな
け炸ばナラナい。コントローラ１日とインタフェース解
読部６４との間は、８ビツトの両方向性データ母線およ
び４本の制御ａ（チップ選択ＣＳルジスタ選択Ｒ８，読
取りＲＤ、書込みＷＲ）が設けられている。チップ選択
線はアダプタ２０を有効化するときに活動化され、読取
り線および書込み線は信号の転送方向を示し、レジスタ
選択線はアダゲタ内のいずれのレジスタがアドレス指定
されているかを示す。コントローラ１８に向かう割込み
（ＩＮＴ）線は、アダプタ２０がコントローラ１８に割
込みをかげるときに活動化される。Ｏ８Ｃは発振器（図
示せず）からの線で、アダプタ２０のバードウ゛エアに
基本クロック信号を供給する。

インタフェース解読部６４からは制御情報を転送する２
組の１間御線６６および６８が出ており、これらは書込
みレジスタおよび読取りレジスタの各バンク４０および
４４にそれぞれ接読されている。８ビツトのデータ母線
４６ｉｄインタフ工−ス解読部′５４からのデータを再
込みレジスタ４０に送り、８ビツトのデータ母線４８に
読取りレジスタ４４かものデータをインタフェース解読
部３４に送る。書込みレジスタ４０から読取りレジスタ
４４に延びている纒５０は状況情報を送るためのもので
ある。基本的には、書込みレジスタ４０はループに送り
出すべきデータおよびアダプタに対するコマンドを含み
、読取りレジスタ４４（くコントローラ１８に転送すべ
き状況情報およびデータを含む。これらの詳細について
（はあとで説明する。

書込みレジスタ４０は線５２を介して内部モデム・イン
タフェース（ＩＭＩ　）制御論理部５４に接続されてい
る。線５２は主として制御情報を書込みレジスタ４０か
らＩＭＩ制御論理部５４へ転送する。同様に、線５６は
ＩＭＩ制御論理部５４かも読取りレジスタ４４へ状況情
報を転送する。

Ｉ　Ｗ、４　Ｉ制御論理部５４の主たる棉能（は、受信
論理部５７および送信論理部５８をオン／オンするのに
用いられる制御信号を発生することである。そのため、
ＩＭＩ制御論理部５４は、書込みレジスタ４０から線５
２を介して、送信制御部６０から線６２を介して、受信
制御部６４から線６６を介して、およびループ駆動回路
（後述する）から線６８を介して、それぞれ入力を受取
る。Ｉ　ｒ、’Ｉ　Ｉ制御論理部５４は、線７０に出力
される制御信号も発生する。この制御信号は、ループ接
続層のリレーを制゛１叩するのに用いる。

送信制御部６０は送信クロックを発生し、線７２を介し
て送信論理部５８に供給する。送信クロックは、例えば
外部発振器からの１４．７４５６ＭＨ２の基本クロック
を分周することによって発生される。詳細についてはあ
とで説明するが、アダプタは１次モードおよび２次モー
ドの何れかで動作する。１次モードおよび２次モードは
、当該アダプタに接続された端末あるいは局がループを
監視しているか否かで決まる。もし監視していれば１次
モードになり、さもなげれば２次モードになる。２次モ
ードでは、端末はループにアクセスすることはできるが
、ポーリング等の監視動作は一切行えない。

アダプタが１次モードで動作していれば、送信クロック
は入力発振器から直接発生されるが、２次モードの場合
は、入力発振器および位相ロックループ（ＰＬＬ）から
発生される。ＰＬＬは、アダプタが受信データと送信デ
ータとの間に如何なる遅れもはさむことのないようにす
る。送信論理部５８は線７６を介して信号変換部７８へ
直列デーりを送る。信号変換部７８は、直列データを構
成しているＴＴＬ信号をバイポーラ信号に変換してルー
プへ送り出す。アダプタが送信するのは折返しデータま
たはコントローラ１８からのデータである。コントロー
ラ１８は送信すべきデータを複数の書込みレジスタ４０
のうちの特定のレジスタに書込む。このデータは線８２
を介して送信論理部５８へ供給され、信号変換部７８か
ら１ビツトずつ送信される。この送信ｌｒｆ、、ポーリ
ング終了文字を受信した後でのみ行われる。Ｓ　Ｄ　Ｌ
　Ｃ／）（ＤＬＣプロトロルの場合は、送信に際して謂
ゆるゼロ挿入を行う必要があるが、送信論理部５８はこ
のゼロ挿入の機能も持っている。

送信論理部は更にクロック修正用のフィードバック信号
を発生し、線８０？：介して送信制御部６０に供給する
。このフィードバック信号は送信クロックをデータと同
期させるのに用いる。

受信制御部６４は受信クロックを発生し、線８４を介し
て受信論理部５７へ供給する。受信論理部５７はこの受
信クロックに応答して、受信データビットを受信ラッチ
（後述する）にセットし、次いでそこから線８日を介し
て複数の読取りレジスタ４４のうちの特定のレジスタへ
転送する。受信クロックは、１４．７４５６ＭＨ７，の
発振器およびＰＬＬを用いて発生される。Ｐ　Ｌ’Ｌは
受信制御部６４からのクロック信号と受信データ流を正
しく同期させる。前と同じく、受信論理部５７はクロッ
ク修正用のフィードバック信号を発生し、線８６を介し
て受信制御部６４に送る。受信論理部５７かもの直列デ
ータは、線８８を通って読取りレジスタ４４に送られる
。かくしてコントローラ１８による受信データの読取り
が可能になる。

受信論理部５７は、５ＤＬＣプロトロルにおける３つの
特別なビットパターンの解読も行う。これらのパターン
の形および意味は次の通りである。

０１１１１１１１　＝ＥＯＰ文字 ０１１１１１１０＝フラグ文字 ｏｏｏｏｏｏｏｏ　＝遮断文字 ＥＯＰ文字およびフラグ文字に対してはゼロビットの挿
入は行わない。アダプタがこれら３つの文字のうちの何
れかを受信すると、コントローラ１８に割込みがかけら
れる。通常のデータを受信した場合は、受信論理部５７
は送信元のアダプタで挿入されていたゼロビットがもし
あれば、それを抜き取る。

９０はモニタ回路で、線９１により信号変換部７８に接
続され、線９３により送信論理部５８に接続されている
。監視回路９０は、ループからの入力データ流を、その
内容を乱すことな（監視する。あとで説明するＷＨＯレ
ジスタのビット４をセットすることによって監視回路９
０が付勢されると、ループ上のデータがアダプタに取り
込まれ、組合せ論理回路を経て再びループに送り出され
る。

これにより、アダプタのデータ再送回路が付勢される前
に、アダプタで発生中のクロックを他の端末からのデー
タ流にロックできるかどうかを確かめることができる。

受信側の信号変換部９２は線９４によって受信論理部５
７および監視回路９０に接続されている。

その機能は、送信側の信号変換部７８とは逆に、ループ
から受信したバイポーラ信号をＴＴＬ論理レベルに変換
することである。

アダプタの電気回路の詳細を第４Ａ図および第４Ｂ図に
示す。図面の配置として”、ｍ４Ａ図の右側に第４Ｂ図
がくる。

第４Ａ図の破蔵３５で囲んだ部分はアダプタ２０とコン
トローラ１８との間のインタフェースで、前述の解読部
３４を含んでいる。第１図に示した書込みレジスタのバ
ンク４０は本例では６個の書込みレジスタＷＲＯ，ＷＲ
１およびＷＲから成り、読取りレジスタのバンク４４は
４個の暉取りレジスタＲＤ、ＲＲＯ１ＲＲ１およびＲＲ
２から成る。

各レジスタは８ビット幅である。読取りまたは書込みが
行われる特定のレジスタは、線１０６上の読取り（ＲＤ
）信号、掘１０８上の書込み（ＷＲ）信号、線１１０上
のレジスタ選択（Ｒ８）信号、データ母線１１４上のデ
ータビット０、ならびにＷＲ１レジスタのピット１およ
び２の状態によって指定される。

これらのレジスタ、ならびに直列化器１１６および並列
化器１１８を選択するための条件を下記の第１表に示す
。なお、直列化器１１６または並列化器１１８の選択は
、関連する書込みレジスタＷＲまたは読取りレジスタＲ
Ｄが選択されることも示している。

第１表 第１表において、左端の列は選択されるレジスタを示し
、２番目の列はレジスタ選択線１１０の状態を示し、３
番目の列は読取り線１０６の状態を示し、４番目の列は
書込み線１０８の状態を示し、５番目の列はデータバス
１１４０ビツト０の状態を示し、６番目の列は書込みレ
ジスタＷＲ１のビット１の状態を示し、７番目の列は書
込みレジスタＷＲ１のピット２の状態を示している。

×′″は０でも１でもよい（ドントケア）。

ルーフ上のデータは、ループ・インタフェース部１４０
のリレー１６０ならびに関連するコンタクト１６２．１
５４．１６６および１６８のセット状態に応じて、アナ
ログ回路部１４２ｆｆ：通って受信ラッチ１４４に取込
まれ、そこから受信制御論理部１２８および線１２６を
通って並列化器１１８に送られ、そこで並列化された後
、母線１２４を通って読取りレジスタ（ＲＤ）１２０に
ロードされる。受信カウンタ１４６は、受信制御論理部
１２８から並列化器１１８に送られるデータのピット数
を計数する。読取りレジスタ１２０からコントローラ１
８へのデータ転送はデータ母線１１４を介して行われる
。

ループへ送り出すべきデータは、コントローラ１日から
データ母線１１４を介して書込みレジスタ（ＷＲ）１２
２に書込まれる。次いで、そこから母線１４８を通って
直列化器１１６に送られ、そこで直列化された後、送信
制御論理部１５０に送られる。送信制御論理部１５０か
も出たデータはＡＮＤ回路１５２お本びＯＲ回路１５４
を通って送信ラッチ１５６にセットされる。送信ラッチ
１５６の出力はＡＮＤ回路１５８およびＯＲ回路１６０
を通ってアナログ回路１６２に供給され、そこで必要な
処理を受けた後、ループに送り出さ　′れる。送信カウ
ンタ１６４は、直列化器１１６から送信制御論理部１５
０へ送られるデータのビット数を計数する。送信制御論
理部１５０ば、送信クロック制御部１６５かもの制御信
号も受取る。

ここで書込みレジスタＷＲＯおよびＷＲｌ、ならびに読
取りレジスタＲＲＯ，ＲＲ１およびＲＲ２の各ビットの
意味について説明しておく。

書込みレジスタＷＲＯ アダプタの種々の通信機能を制御するのに用いられる。

ビット７：Ｒ３２３２インタフエースの”：ｉｉ’制御
信号“データ端末作動可能（ＤＴＲ）” に対応している。これがコントロー ラによってオン（２進１）にセット されると、そのときビット５がオン でなければ、アダプタはリレー１６ ０′（！−活動化し、端末を通信ループに接続する。

ビット６：Ｒ８２３２インタフエースの制御信号“送信
要求（ＲＴＳ）”に対応し ている。オンにセ。ツトされたとき、 必要な桑件が満たされていると、コ ントローラに送信割込みがかけられ る。

ビット５：Ｒ３２３２インタフエースの制御信号″ロー
カル試験（Ｌ　Ｔ　Ｓ　Ｔ　）　”に対応している。オ
ンにセットされる と、アダプタは試験モードになり、 送信データが受信データとして折返 される。試験モードにおいては、ア ダプタはループから絶縁さ−′１．ている。

ビット４：監視モード選択（ＭＭＳ）を表わし、オンに
セットされると、アダプタは 監視モードになる。監視モードにお いては、アダプタは内部を通過する ストアループ通信データの再クロッ キングを行わない。

ビット６：″ピット挿入（ＢＩ　）’を制御するもので
、オンであれば１のビットが ５個続く度にゼロビットの挿入を行 わせ、オフであれば挿入を禁止する。

受信の場合も同様である。

ビット２：オンにセットされると、アダプタが次のフラ
グ文字を受信するまで、ア ダプタ受信割込みを禁止する（Ｒ８ Ｔ）。

ビット１：オンの場合はアダプタを１次モード（ＰＲＩ
）にし、オフの場合は２次 モード（ＳＥＣ）にする。アダプタ が１次モードの場合は、受信クロッ クはＰＬＬを用いて発生されるが、 送信クロックは線１０２かものｏＳ Ｃクロックを分周することにより発 生される。２次モードの場合は、い ずれのクロックもＰＬＬを用いて発 生される。

ビットＯ：当該書込みレジスタＷＲＯへの書込みが可能
か否かを示す（ＷＲＴ）。

ＷＲＯに書込む場合はゼロになって いなければならない。

データ伝送速度および読取りレジスタを選択するのに用
いられる。

ビット７：これらは４種類のデータ伝送速度（および　
ＢＰＳ　）を符号化したもので、ピッビット６　トの組
合せと速度の関係は次の通りである。

００＝５８．４にボー ０１＝１９．２にボー １０＝９．６にボー １１＝４．８にボー なお、上記のビットの組合せにおい ては、左側がビット７で、右側がビ ット６である。

ビット５：不使用 ないし ビット３ ビット２：読取りレジスタＲＲＯ１ＲＲ１またおよび　
はＲＲ２を選択するためのポインタビット１　　（ＰＴ
Ｒ）として使用される。ビットの組合せと選択される読
取りレジ スタとの関係は次の通りである。

００＝ＲＲＯ ０１＝ＲＲ１ １０＝ＲＲ２ 上記においては、左側がビット２で、 右側がビット１である。

ビット０：当該書込みレジスタＷＲ１の選択を示す。た
だし書込みレジスタＷＲＯ のビット０とは異なり、ＷＲｌに書 込む場合は１になっていなければな らない。

コントローラに対してアダプタの割込み源を示すのに用
いられる。

ビット７：受信割込み（ＲＩＮＴ）の種類を示および　
すためにアダプタによって符号化さビット６　れる。本
例では次の６種類の受信割込みが示される。

００＝受信割込みなし ０１＝データバイト受信 １０＝ＥＯＰ文字受信 １１＝フラグ文字受信 上記においては、左側がビット７で、 右側がビット６である。

ビット５：送信部の直列化器（ＳＥＲ）１１６が空で、
コントローラが次のデータ バイ）Ｙ直列化器に書込むことがで きるときにセットされろ。

ビット４：直列化器１１６または並列化器１１８でオー
バーラン（ＯＲ）が生じた ときにセットされる。

ビット３：ループ上に搬送波がないこと、即ち無信号の
状態（ＮＳ）９アダプタが 検知したときにセットされる。

ビット２：これは割込み源ではす＜、アダプタの受信信
号検知状況（ＲＬＳＤ）ｙ＜ 示す。受信クロックが受信データ流 と同期され、有効なデータ流がアダ プタで認識されるとＲＬＳＤ回路１ ８２によってセットされる。

：ｌ ビット１：アダプタが遮断文字（ＳＯ）′？：受信した
ときにセットされ、遮断文字受 信割込みを示す。

ビット０：これも割込み源ではなく、Ｒ８２３２インタ
フエースの制御信号６送信 可（ＣＴ　Ｓ　）　”に対応する信号がアダプタ内部で
発生されたときにセッ トされる。

ビット７ないしビット３、およびビット１は書込みレジ
スタＷＲＯの対応するビットと同じ状態にセットされる
。

ビット２：オンにセットされると、アダプタが受信モー
ド（ＲＭ）にあることを示 す０ ビット０；オンにセットされると、アダフ゛りがオンラ
イン状態（ＯＬ）にあること を示す。

ビット７およびビット６は書込みレジスタＷＲ１のビッ
ト７およびビット６の状態をそのまま反映している。ビ
ット５ないしビット２は不使用である。

ビット１：オンにセットされると、アダプタからの送信
データがＴＴＬ信号からバ イポーラ信号へ正確に変換されて（・ ることを示す。ループ駆動器（ＬＤ） １８４はアナログ回路１６２を監視 しており、それが良好に動作してい ると、このビット１をオンにセット する。

ビット０：受信データ再クロック機能の状況を示すビッ
トで、アダプタが受信デー タを再クロックしてからループへ送 り出す場合に、クロック・データ（ ＣＤ）ラッチ１７４によってオンに セットされる。

書込みレジスタＷＲＯの各ビットはｑ９１６６　′？：
通って、包括ＩＪ−１ｚソー１ｚツト 理部１７Ｇ、ＳＯ（遮断）ラッチ、１７２、ＣＩ）（ク
ロック・データ）ラッチ１７４、ＯＬ（オンライン）ラ
ッチ１７６および割込み論理部１７日へ送られる。

前述のように、読取りレジスタＲＲ１はピット２（ＲＭ
）およびピット０（ＯＬ）を除くと、書込みレジスタＷ
ＨＯと同じであり、その各ピットはＷＨＯのピットと同
時にセットされる。従って、アダプタがコントローラに
割込みをかけたとき、コントローラは読取りレジスタＲ
ＲＩの内容を調べることによって、実行すべき割込みサ
ービスの内容を知ることができる。

コントローラは、書込みレジスタＷＲ１のピット２およ
びピッ）Ｏによって選択される読取りレジスタＲＲＯ１
ＲＲ１またはＲＲ２の他に、並列化器１１８に接続され
た読取りレジスタ（ＲＤ）１２０を読取ることもできる
。

読取りレジスタＲＲＯは割込みレジスタであって、アダ
プタによる割込みの原因が何であるかをコントローラに
知らせる。アダプタがコントローラに向かう割込み線（
ＩＮＴ）１１２を活動化し大ときには、次のいずれかの
事象が生じている。

（イ）フラグ文字（５ＤＬＣではＸ’７Ｅ’）を受信し
た。

（ロ）ＥＯＰ文字（ＳＤＬＣではＸ’Ｆ’Ｅ’）”１受
信した。

（ハ）データバイトを受信した。

（ニ）直列化器１１６が空である。

（ホ）直列化器１１６または並列化器１１８にオーバー
ランが生じている。

（へ）アダプタがループ上に如何なるデータも存在しな
いことを検出した。（伝送メツセージがない場合、１次
局はフラグ文字を伝送することによってループをアイド
ル状態に維持する必要がある。）（ト）アダプタが２次
モードにあって、“遮断−コマンドの送信および受信を
行っていると、割込みが生じる。

次に、監視モードについて説明する。

アダプタは、書込みレジスタＷＲＯのピット４（監視モ
ード選択ＭＭＳ）がセットされると監視上−ドに入る。

アダプタが監視モードにあると、コントローラはループ
のデータに影響を及ぼすことなくそのデータを受信する
ことができる。監視モードにおけるアダプタの動作には
、第５図の回路部が関与する。その場合、リレーの各コ
ンタクトは点線の状態（ビック状態）にあるものとする
。

ルーズからの受信データはバイポーラ−ＴＴＬ変換を受
けた後、線１９２を通って、受信クロック制御部１６７
（第４Ａ図）からの受信クロックの制御のもとに受信ラ
ッチ１８６に入る。受信ランチ１８６は、第４Ａ図に示
した受信制御論理部１２８に含まれている。第５図には
示していないが、受信ランチ１８６の出力は線１２６（
第４Ａ図参照）を通って並列化器１１８へ供給される。

コントローラは、並列化器１１８にある受信データを読
取りレジスタ（ＲＤ）１２０を介して読取ることにより
、ループ上のデータに影響を及ぼすことな（、アダプタ
のクロック機構が５まく働いているかどうかを調べるこ
とができる。

監視モードにおいては、ＣＤラッチ１７４（第４Ｂ図）
からのＣＤ信号が活動状態になっているので、組合せ論
理部１９４の中のＡＮＤ回路１５９が条件付けられ、線
１９２上の受信データをそのままＯＲ回路１６０の方へ
通す。ＯＲ回路１６０の出力は送信データとしてループ
へ送り出される。

受信ラッチ１８６の出力は、組合せ論理部１８８の中の
ＡＮＤ回路２１０にも供給される。ＡＮＤ回路２１０は
ＣＴＳおよびＰＲＩが共にオフの場合にＡＮＤ回路２０
６によって条件付けられ、受信ラッチ１８６の出力をＯ
Ｒ回路１５４の方へ通す。ＯＲ回路１５４はＡＮＤ回路
１５２の出力も受取る。ＡＮＤ回路１５２はＣＴＳがオ
ンの場合に、直列化器１１６（第４Ｂ図）からの送信デ
ータを通す。ＯＲ回路１５４の出力は送信クロックに応
答して送信ラッチ１５６に入れられる。送信ラッチ１５
６の出力はＣＤ信号によって条件付けられるＡＮＤ回路
１５８へ供給される。

組合せ論理部１９４へＣＤ信号およびＣＤ信号を供給す
るＣＤラッチ１７４の詳細を第６図に示す。ＣＤ信号お
よびＣＤ信号はセット・リセット・ラッチ２１４から発
生される。セット−リセット・ラッチ２１４のセット端
子ＳはＡＮＤ回路２１６の出力に接続され、リセット端
子ＲはＡＮＤ回路２１８の出力に接続され、クロック端
子Ｃは受信クロックを受取る。ＡＮＤ回路２１６または
２１８の条件付けによるランチ２１４０セット動作また
はリセット動作は図から明らかであろう。

第５図に示したリレーをピックするための信号はＯＬ回
路１７６から発生される。その詳細を第７図に示す。Ｏ
Ｌ回路１７６においてビック信号を発生するのはＤラッ
チ２２０である。Ｄラッチ２２０のデータ端子りはＡＮ
Ｄ回路２２２の出力に接続され、クロック端子ＣはＡＮ
Ｄ回路２２４の出力に接続される。図から明らかなよう
に、ビック信号が発生されるのは、データ端末が作動可
能であり（ＤＴＲ＝１）且つローカル試験モードでない
（ＬＴＳＴ＝１　）ときである。ビック信号が発生され
ると、リレーの各コンタクトはループ受信データをアダ
プタ内へ取り入れるように設定される。ループ受信デー
タはアナログ回路１４２でバイポーラ−ＴＴＬ変換を受
けた後、受信ラッチ１８乙に供給される。

ビック信号が発生されない場合は、リレーの各コンタク
トが実線の状態になり、アダプタはループから絶縁され
る。これをアンビック状態と云う。

書込みレジスタＷＲＯのピット７　（ＤＴＲ）がターン
オフされるか、またはビット５（ＬＴＳＴ）がターンオ
ンされると、アダプタはリレーをアンピック状態にする
。アンピック状態においては、第５図から明らかなよう
に、ＯＲ回路１６ｏから出た送信データは、リレー内部
で折返し、受信ランチ１８６に受取られる。これにより
ローカル試験（ＬＴＳＴ）が可能になる。

次に、本実施例で使用される主要な信号を要約してお（
。

受信クロック：受信データ流に同期され、受信データを
サンプルするのに用いる。アダフリへのＯ８Ｃ入力から
引き出される。

送信クロック：送信データをループへ送り出すのに用い
る。アダプタへのＯ８Ｃ入力から引き出される。

ＣＴＳ　：“送信可−を表わし、次の２つの場合に活動
化される。

（１ン　　当該端末が１次端末であって、ＲＴＳ信号が
ソフトウェアによって活動化さ たた場合。

（２）当該端末が２次端末であって、ＲＴＳ信号が活動
化され、且つ受信データ流 の最後のバイト・（ＥＯＰ文字）がアダプタによって認
識された場合。

ＤＴＲ：”データ端末作動可能“を表わし、リレーのピ
ッキングによって当該端末をループに接続すべきときに
ソフトウェアによって活動化される。ＬＴＳＴと共に用
いられる。

ＥＯＰ　：ポーリングの終りを示す信号で、データ流の
最後の文字、即ちＥＯＰ文字が検出されるとハードウェ
アにより活動化される。

ＬＴＳＴ　：当該端末が自己試験モードにあってループ
に接続すべきでない場合に、ソフトウェアにより活動化
される。この信号が活動化されると、アダプタはアンビ
ック状態にあるリレーへデータ流を送り出し、同じデー
タ流を恰も上流側の端末から来たかの如くに受信する。

この折返し試験の間、他の制御信号は当該端末がループ
に接続されている場合と同様にして発生される。

ＭＭＳ：ループ上のデータ流を送信ラッチでの再クロッ
キングによって乱すことなく監視したい場合にソフトウ
ェアによって活動化される。

ＰＲＩ　：アダプタを制御するソフトウェアによって設
定され、活動化されると当該端末が１次端末であること
を示し、さもなければ２次端末であることを示す。

ＲＬＳＤ　：受信信号検知を示す信号で、受信クロック
が受信データ流に同期され且つ有効なデータ流がアダプ
タで認識されたときに、ハードウェアにより活動化され
る。

以上、本発明の良好な実施例について説明してきたが、
実施例のアダプタが持っている機能をまとめると次のよ
うになる。

（イ）マイクロプロセッサ（コントローラ）に対する修
正Ｒ２３２インタフエース。

（ロ）送信データの直列化と受信データの並列化。

（ハ）送信クロックおよび受信クロック用の２つの独立
したディジタルＰＬＬ０ （ニ）４種類のデータ伝送速度。

（ホ）診断のだめの折返し試験。

（へ）ＳＤＬＣ／ＨＤＬＣプロトコルに必要なゼロピッ
ト挿入および抜取り。

（ト）マイクロプロセッサに対する割込み。

（チ）ＥＯＰ文字や遮断文字等の特殊文字の認識。

（す）１次モードまたは２次モードの選択。

（ヌ）リレーの制御。

（ル）再クロッキングを伴わないループデータの監視。

Ｇ１発明の効果 本発明によれば、簡単で且つ多機能のアダプタを実現す
ることができる。

【図面の簡単な説明】

第１図は本発明に従うアダプタの構成を示すブロック図
。 第２図はアダプタとコントローラの接続を示すブロック
図。 第３図は本発明を適用できるストア・ループ通信システ
ムの一例を示す図。 第４Ａ図および第４Ｂ図はアダプタの詳細を示すブロッ
ク図。 第５図はアダプタとループとの接続を示す回路図。 第６図はＣＤランチ１７４０回路図。 第７図はＯＬクラッチ７６０回路図。 出願人　　インタ１ん旧ナル・ヒ乃沖←マシーンズ・コ
ーポレーション代理人　弁理士　　頓　　　宮　　　孝
　　　−（外１名） 第２図 第５図

Claims (1)

1. 【特許請求の範囲】 データ処理端末を通信ハイウェイに接続するための通信
   アダプタにして、 （イ）複数の制御レジスタと、 （ロ）前記制御レジスタ内の選択されたビットの状態を
   制御する制御手段と、 （ハ）前記ループ通信システムへ送り出す情報を処理す
   る送信手段と、 （ニ）前記ループ通信システムから受信した情報を処理
   する受信手段と、 （ホ）前記制御レジスタの内容、当該アダプタの内部状
   態、および前記情報の内容を監視し、それに基いて前記
   送信手段または前記受信手段を選択的に動作させる内部
   モデム・インタフェース制御手段と、 を具備するループ通信システム用の通信アダプタ。