KR100781213B1 - 횡형 2중 확산형 전계 효과 트랜지스터 및 그를 구비한집적회로 - Google Patents

횡형 2중 확산형 전계 효과 트랜지스터 및 그를 구비한집적회로 Download PDF

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Abstract

본 발명의 횡형 2중 확산형 전계 효과 트랜지스터는, 게이트 절연막은, 소스 확산층(6)으로부터 보디확산층(3)의 패턴을 넘는 영역까지 피복하는 제1 게이트 절연막(4b)과, 이 제1게이트 절연막(4b)보다도 막두께가 두껍고, 제1 게이트 절연막(4b)이 피복하는 영역보다도 드레인확산층(7)에 가까운 영역을 덮는 제2 게이트 절연막(4a)를 포함한다. 제1게이트 절연막(4b)과 제2 게이트 절연막(4a) 간의 경계선(13)은, 보디 확산층(3)의 패턴의 변에 평행인 스트레이트부(13n)와, 보디 확산층(3)의 패턴의 정점을 이간하여 둘러싸는 코너부(13r)로 이루어진다. 보디 확산층(3)의 패턴의 정점과 경계선(13)의 코너부(13r) 간의 거리는, 보디 확산층(3)의 패턴의 변과 경계선(13)의 스트레이트부(13n) 간의 거리 Ⅹ 이하이다.
횡형 2중 확산형 전계 효과 트랜지스터, 게이트 절연막, 소스 확산층, 보디확산층, 드레인확산층, 온 저항, 드리프트 드레인 영역

Description

횡형 2중 확산형 전계 효과 트랜지스터 및 그를 구비한 집적회로{Lateral Double-diffused Field Effect Transistor and Integrated Circuit Having Same}
도1은, 본 발명의 1 실시 형태의 횡형 2중 확산형 MOS트랜지스터의 단면 구조를 간략화하여 나타낸 도면이다.
도2A∼도2D는, 상기 횡형 2중 확산형 MOS트랜지스터의 제조 공정을 설명하는 도면이다.
도3A는, 본 발명의 기초로 되는 횡형 2중 확산형 MOS트랜지스터의 단면 구조와 평면 패턴 레이아웃을 대응시켜 나타내는 도면이다.
도3B는, 본 발명의 1 실시 형태의 횡형 2중 확산형 MOS트랜지스터의 평면 패턴 레이아웃을 나타내는 도면이다.
도3C는, 본 발명의 다른 실시 형태의 횡형 2중 확산형 MOS트랜지스터의 평면 패턴 레이아웃을 나타내는 도면이다.
도4는, 횡형 2중 확산형 MOS트랜지스터의 N웰 확산층내의 전위 분포를 나타내는 도면이다.
도5는, P형 기판상의 N형 에피택셜층 내에 횡형 2중 확산형 MOS트랜지스터를 형성한 예를 나타내는 도면이다.
도6은, 종래의 횡형 2중 확산형 MOS트랜지스터의 단면 구조를 나타낸 도면이 다.
도7A∼ 도7B는, 종래의 횡형 2중 확산형 MOS트랜지스터의 평면 패턴 레이아
웃을 나타낸 도면이다.
도8∼도9는, 종래의 횡형 2중 확산형 MOS트랜지스터의 단면 구조를 나타낸 도면이다.
본 발명은 횡형 2중 확산형 전계 효과 트랜지스터에 관한 것으로, 전형적으로는, 횡형 2중 확산형 MOS트랜지스터에 관한 것이다.
또한, 본 발명은, 그와 같은 횡형 2중 확산형 전계 효과 트랜지스터를 구비한 집적회로에 관한 것이다.
근년, 전자 기기가 다기능화됨에 따라, 그에 사용되는 반도체 장치가 다양화하고, 높은 내전압화, 대전력화, 소형화, 저소비전력화가 요구되고 있다. 저소비전력화를 달성하기 위해서는 온 저항(on-resistance)이 낮은 트랜지스터가 필요하다.
도6은, 일반적인 횡형 2중 확산형 MOS트랜지스터의 단면 구조를 나타내고 있다(예를 들면, 일본 특개평8-321614호 공보 참조). 이 횡형 2중 확산형 MOS트랜지스터는, N채널 MOS트랜지스터이고, P형 기판(101)의 표면에 설치된 저농도 N웰 확산층(102)에 형성되어 있다. 이 횡형 2중 확산형 MOS트랜지스터는, P 보디 확산 층(103)과, N+ 소스 확산층(106)부터 N웰 확산층(102)의 표면까지, 또한 게이트산화막(104)을 통해 형성된 게이트 전극(105)과, 게이트 전극(105)을 사이에 두고 자기정합적으로 형성된 N+ 소스 확산층(106) 및 N+ 드레인 확산층(107)을 구비하고 있다. P보디 확산층(103) 중, 게이트 전극(105)의 바로 아래 표면 부분에서, N+ 소스 확산층(106)과 N웰 확산층(102) 사이에 있는 영역이 채널 영역으로 된다. 또한, N웰 확산층(102)의 표면 부분이 드리프트 드레인 영역으로 된다. 또한, P보디 확산층(103)은 P+ 확산층(108)을 통해 도시하지 않은 배선에 의해 N+ 확산층(106)과 단락되어 있다. 이에 의해, P보디 확산층(103)과 N+ 확산층(106)이 동일한 전위로 되어, 기생 NPN 트랜지스터가 동작하는 것을 방지하고 있다.
또한, 도7A는, 일반적인 횡형 2중 확산형 MOS트랜지스터의 게이트 전극 G, 소스 확산층 S 및 드레인 확산층 D의 평면 패턴 레이아웃을 나타내고 있다. 이 평면 패턴 레이아웃에서는, 소스 확산층 S와 드레인 확산층 D는, 서로 평행하게 일 방향(도7A에 있어서의 상하 방향)으로 연장하고, 일 방향에 대해 수직인 방향으로 번갈아 배치되어 있다. 게이트 전극 G는, 소스 확산층 S와 드레인 확산층 D 간의 채널영역을 커버하고 있다.
MOS트랜지스터의 온 저항은 사이즈와도 밀접한 관계가 있고, 사이즈를 크게 하면 온 저항을 저하시키는 것이 가능하지만, 칩 사이즈가 커지고, 제조 코스트가 높아진다. 그 때문에, 통상적으로 트랜지스터의 성능은, 단위 면적당의 온 저항 Ron*A에 기초하여 논의된다. 이 Ron*A를 저감하기 위해, 도7B와 같이 평면 패턴 레이아웃도 제안되어 있다. 이 평면 패턴 레이아웃에서는, 소스 확산층 S와 드레인 확산층 D는, 각각 정방형의 영역이고, 어떤 하나의 소스 확산층 S의 4변에 대향하여 드레인 확산층 D가 배치되어 있다. 이와 같이 한 경우, 드레인 전류가 흐르는 경로가 많아지기 때문에, Ron*A를 낮게 할 수 있다.
그런데, 횡형 2중 확산형 MOS트랜지스터는, 동일 면적에서 온 저항이 낮고 또한 드레인의 내전압이 높은 것이 요구된다. 도6의 구조에서는, 내전압(드레인 내전압을 의미한다. 이하 동일)은 P보디 확산층(103)과 N+ 드레인 확산층(107) 사이의 거리(드리프트 드레인 영역의 길이)나 N웰 확산층(102)의 농도에 의해 결정되고, 드리프트 드레인 영역이 길고, N웰 확산층(102)의 농도가 낮을수록 내전압이 높다. 동일 면적으로 온 저항을 내리기 위해, 예컨대, N웰 확산층(102)의 농도를 높게 하면, 내전압이 저하하게 된다. 즉, 내전압과 온 저항은 트레이드 오프의 관계에 있다.
종래는, 동일 면적에서 드리프트 드레인 영역의 길이를 증가시키기 위해, 도8과 같이 N웰 확산층(102) 중 N+ 드레인 확산층(107)을 따른 부분을 산화하여 LOCOS(local oxide: 국소 산화막)(110)를 형성하는 제안이나, 도9와 같이 깊은 트렌치(111)를 형성하여 LOCOS(111)를 더 두껍게 하는 제안이 있었다.
그러나, 도8이나 도9에 나타낸 바와 같이 LOCOS(110)를 형성하면, 그 LOCOS(110)의 에지에 전계가 집중하여 내전압이 저하하는 경우가 있다. 특히 도7B 의 평면 패턴 레이아웃을 채용한 경우는, 드레인 확산층 D의 코너부의 근방에 전계가 집중하여, 내전압이 더욱 저하한다. 이는, 내전압을 증가시키는 것이 불가능한 문제를 야기한다.
따라서, 본 발명의 과제는, 내전압이 높고 온 저항이 낮은 횡형 2중 확산형 전계 효과 트랜지스터를 제공하는 것에 있다.
또한, 본 발명은, 그와 같은 횡형 2중 확산형 전계 효과 트랜지스터를 구비하는 집적회로를 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명의 횡형 2중 확산형 전계 효과 트랜지스터는, 제1도전형의 반도체층의 표면에, 실질적으로 직사각형의 패턴을 사용하여 형성된 제2 도전형의 보디 확산층;
상기 보디확산층내에, 이 보디 확산층의 표면의 일부를 차지하는 영역에 형성된 제1 도전형의 소스확산층;
상기 제1도전형의 반도체층의 표면 중 상기 보디 확산층을 이간하여 둘러싸는 영역에 형성된 제1도전형의 드레인 확산층; 및
적어도 상기 소스 확산층과 드레인 확산층 간의 상기 반도체층의 표면을, 게이트 절연막을 통해 덮는 게이트 전극을 구비하고,
상기 게이트 절연막은, 상기 소스확산층으로부터 상기 보디 확산층의 패턴을 넘는 영역까지 덮는 제1 게이트절연막과, 이 제1게이트 절연막보다도 막두께가 두껍고, 상기 제1 게이트절연막이 덮는 영역보다 상기 드레인 확산층에 가까운 영역 을 덮는 제2 게이트 절연막을 포함하고,
상기 제1 게이트 절연막과 제2 게이트 절연막 간의 경계선은, 상기 보디 확산층의 패턴의 변에 평행한 스트레이트부와, 상기 보디 확산층의 패턴의 정점을 이간하여 둘러싸는 코너부로 이루어지고,
상기 보디 확산층의 패턴의 정점과 상기 경계선의 코너부 간의 거리는, 상기 보디 확산층의 패턴의 변과 상기 경계선의 스트레이트부 간의 거리 이하인 것을 특징으로 한다.
여기에서, 예를 들면“제1도전형”은 N형,“제2도전형”은 P형을 가리킨다.반대로,“제2도전형”이 P형,“제2도전형”은 N형이라도 좋다.
본 발명의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 게이트 절연막은, 상기 소스 확산층으로부터 상기 보디확산층의 패턴을 넘는 영역까지 덮는 제1 게이트 절연막과, 이 제1 게이트 절연막보다도 막두께가 두껍고, 상기 제1 게이트 절연막이 덮는 영역보다 상기 드레인 확산층에 가까운 영역을 덮는 제2 게이트 절연막을 포함한다. 따라서, 상기 소스 확산층과 드레인 확산층 간의 상기 반도체층의 표면 중, 상기 제1 게이트 절연막과 제2 게이트 절연막 간의 경계선의 스트레이트부 바로 아래에 상당하는 부분에서는, 게이트 절연막이 제1 게이트 절연막 만으로 이루어지는 경우에 비해, 동작시의 전계가 완화된다.
또한, 상기 소스 확산층과 드레인 확산층 간의 상기 반도체층의 표면 중, 상기 제1 게이트 절연막과 제2 게이트 절연막 간의 경계선의 코너부 바로 아래에 상당하는 부분에서는, 상기 보디 확산층의 패턴의 정점과 상기 경계선의 코너부 간의 거리가 상기 보디 확산층의 패턴의 변과 상기 경계선의 스트레이트부 간의 거리 이하로 함으로써, 전자의 거리가 후자의 거리를 초과하고 있는 경우에 비해, 동작시의 전계가 완화된다. 따라서, 상기 경계선의 코너부가 내전압(드레인 내전압을 의미한다. 이하 동일)을 저하시키지 않게 된다.
그 결과, 본 발명의 횡형 2중 확산형 전계 효과 트랜지스터는 높은 내전압으로 된다. 또한, 본 발명의 횡형 2중 확산형 전계 효과 트랜지스터는, 소스 확산층의 주위를 드레인 확산층이 둘러싸고 있어, 낮은 온 저항으로 된다.
상기 제1도전형의 반도체층은, 제2도전형의 반도체 기판상에 형성되어 있는 것이 바람직하다. 상기 반도체 기판의 존재에 의해 기계적 강도가 얻어진다.
상기 제1도전형의 반도체층은, 제2도전형의 반도체 기판의 표면에, 불순물을 확산하여 형성된 확산층이라도 좋다.
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 제1도전형의 반도체층은, 상기 제1도전형의 반도체 기판상에 에피택셜성장에 의해 형성된 에피택셜층인 것을 특징으로 한다.
상기 1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터는, 바이폴라 트랜지스터와 함께, 동일한 반도체 기판상에 용이하게 제작된다.
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터는, 상기 보디 확산층과 드레인확산층 간에 상기 드레인 확산층을 따른 영역에, 상기 제2 게이트절연막에 연속하여 형성된 LOCOS를 구비하는 것을 특징으로 한다.
본 1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 LOCOS(국소 산화막)의 존재에 의해, 동일 면적에, 상기 보디 확산층과 드레인 확산층 간의 상기 반도체층의 표면(드리프트 드레인 영역)의 길이를 실질적으로 증가시킬 수 있어, 내전압이 더욱 높게 된다.
또한, 상기 LOCOS의 막두께는, 상기 제2 게이트 절연막의 막두께보다 두꺼운 것이 바람직하다.
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 경계선의 각 코너부는, 이 코너부에 연속되는 2개의 스트레이트부에 대해 비스듬히 교차하는 선분인 것을 특징으로 한다.
본 1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 보디 확산층의 패턴의 정점과 상기 경계선이 대응하는 코너부 간의 거리가, 상기 보디 확산층의 패턴의 변과 상기 경계선의 스트레이트부 간의 거리 이하로 된다.
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 경계선의 각 코너부는, 상기 보디 확산층의 패턴의 대응하는 정점을 중심으로 한 원호인 것을 특징으로 한다,
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 보디 확산층의 패턴의 정점과 상기 경계선의 대응하는 코너부 간의 거리가, 상기 보디 확산층의 패턴의 변과 상기 경계선의 스트레이트부 간의 거리와 동일하게 된다.
1 실시 형태의 횡형 2중 확산형 전계 효과 트랜지스터에서는, 상기 경계선의 상기 LOCOS 간의 거리가, 상기 보디 확산층을 둘러싸는 방향을 따라 일정하기 때문에, 더욱 높은 내전압으로 된다.
공지의 집적회로로서, 동일한 반도체 기판상에, 어떤 드레인 내전압을 갖는 제1 종류의 전계 효과 트랜지스터와, 상기 드레인 내전압보다 높은 드레인 내전압을 갖는 제2 종류의 전계 효과 트랜지스터를 혼재한 것이 있다. 그와 같은 집적회로에서는, 제1 종류의 전계 효과 트랜지스터의 게이트 절연막의 막두께에 대해, 높은 드레인 내전압을 실현하기 위해, 제2 종류의 전계 효과 트랜지스터의 게이트 절연막의 막두께는 두껍게 설정되어 있다.
따라서, 본 발명의 집적회로는,
동일한 반도체 기판상에, 청구항1에 기재된 횡형 2중 확산형 전계 효과 트랜지스터와, 게이트절연막의 막두께가 각각 실질적으로 일정하고, 서로 다른 드레인 내전압을 갖는 제1 및 제2 종류의 전계 효과 트랜지스터를 적어도 구비하고,
상기 횡형 2중 확산형 전계 효과 트랜지스터의 상기 제1 게이트 절연막의 막두께는, 어떤 드레인 내전압을 갖는 제1 종류의 전계 효과 트랜지스터의 게이트 절연막의 막두께와 실질적으로 동일하고,
상기 횡형 2중 확산형 전계 효과 트랜지스터의 상기 제2 게이트 절연막의 막두께는, 상기 드레인 내전압보다 높은 드레인 내전압을 갖는 제2 종류의 전계 효과 트랜지스터의 게이트절연막의 막두께와 실질적으로 동일한 것을 특징으로 한다.
본 발명의 집적회로에서는, 상기 발명 횡형 2중 확산형 전계 효과 트랜지스터의 제1 게이트절연막을 상기 제1 종류의 전계 효과 트랜지스터의 게이트 절연막과 동시에 형성할 수 있고, 또한, 상기 발명의 횡형 2중 확산형 전계 효과 트랜지스터의 제2 게이트 절연막을 상기 제2 종류의 전계 효과 트랜지스터의 게이트절연 막과 동시에 형성할 수 있다. 따라서, 제조 공정을 삭감할 수 있고, 제조 코스트를 저감할 수 있다.
본 발명은 이하의 상세한 설명과 첨부 도면으로부터 충분히 이해할 수 있을 것이다. 첨부 도면은 설명을 위한 것으로, 본 발명을 제한하는 것은 아니다.
이하, 본 발명을 도시한 실시 형태에 의해 상세히 설명한다.
도3A의 상반부는 본 발명의 기초로 되는 횡형 2중 확산 MOS트랜지스터의 단면 구조를 나타내고, 그에 대응하여, 도3A의 하반부는 상기 횡형 2중 확산 MOS트랜지스터의 평면 패턴 레이아웃을 나타내고 있다.
본 횡형 2중 확산형 MOS트랜지스터는, N채널 MOS트랜지스터이고, P형 기판(1)의 표면에 N형 불순물을 확산하여 형성된 저농도 N웰 확산층(2)에 형성되어 있다. 이 횡형 2중 확산형 MOS트랜지스터는, N웰 확산층(2)의 표면에 직사각형의 패턴을 사용하여 형성된 P보디 확산층(3)과, P보디 확산층(3) 내의 중앙부에 직사각형의 패턴을 사용하여 형성된 N+ 소스확산층(6)과, N웰 확산층(2)의 표면 중 P보디 확산층(3)을 둘러싸는 영역에 틀 모양의 패턴을 사용하여 형성된 N+ 드레인 확산층(7)을 구비하고 있다.
N+ 소스 확산층(6)과 N+ 드레인확산층(7) 간의 N웰 확산층(2)의 표면 부분 a를, 게이트 절연막으로서의 게이트 산화막(4a,4b)를 통해, 틀 모양으로 패턴 가공된 게이트전극(5)(평면 패턴 레이아웃에서는, 테두리의 내측, 바깥쪽의 에지를 각 각 2점쇄선으로 나타낸다)이 덮고 있다.
상기 게이트 산화막은, N+ 소스확산층(6)으로부터 P 보디 확산층(3)의 패턴을 넘는 영역까지 덮는 제1 게이트 산화막(4b)과, 이 제1 게이트산화막(4b)보다 막두께가 두껍고, 제1 게이트 산화막(4b)가 덮는 영역보다도 N+ 드레인 확산층(7)에 가까운 영역을 덮는 제2 게이트산화막(4a)을 포함하고 있다.
N웰확산층(2)의 표면에서 N+ 드레인 확산층(7)을 따른 영역에, 제2 게이트산화막(4a)에 연속하여 LOCOS(국소 산화막)(10)가 형성되어 있다. LOCOS(국소 산화막)(10)의 막두께는 제2 게이트 산화막(4a)의 막두께보다도 두껍게 되어 있다.
P보디 확산층(3) 중, 게이트 전극(5)의 직하 표면 부분에서, N+ 소스 확산층(6)과 N웰 확산층(2) 사이에 있는 영역(3a)이 채널로 된다. 또한, N웰 확산층(2)의 표면 부분(2a)이 드리프트 드레인 영역으로 된다. 또한, P 보디 확산층(3)은 P+확산층(8)을 통해 도시하지 않은 배선에 의해 N+ 확산층(6)과 단락되어 있다. 이에 의해 P보디 확산층(3)과 N+ 확산층(6)이 동일한 전위로 되어, 기생 NPN트랜지스터가 동작하는 것을 방지하고 있다.
기타, 이 횡형 2중 확산형 MOS트랜지스터는, 공지의 전극이나 배선, 필드막 및 보호막을 구비하지만, 간략화를 위해, 그들의 도시를 생략한다.
도3A의 예에서는, 제1게이트 산화막(4b)과 제2 게이트 산화막(4a) 간의 경계 선(13)은, P보디 확산층(3)의 패턴의 치수를 사방(도면에서의 상하 좌우)으로 Ⅹ씩 확장하는 것에 상당하는 직사각형의 패턴을 이루고 있다. 또한, LOCOS(10)의 패턴은 틀 모양으로 되어 있고, 그 내측의 에지는, 경계선(13)의 패턴을 사방으로 일정량씩 확장한 것에 상당하는 직사각형의 패턴을 이루고 있다.
이 구조에서는, 동작시에 도4에 나타낸 바와 같은 N웰 확산층(2) 내의 전위 분포(20)로 된다. 즉, 제1게이트 산화막(4b)와 제2 게이트 산화막(4a) 간의 경계선(13)의 바로 아래에 전계(21)가 집중한다. 그 결과, P형 보디 확산층(3)으로부터 경계선(13) 까지의 거리 Ⅹ가 가장 내전압(드레인 내전압을 의미한다. 이하 동일)에 영향을 미치는 것으로 되고, 거리 Ⅹ가 멀어질 수록 내전압이 낮고, 거리 Ⅹ가 가까울수록 내전압이 높아진다.
여기에서, 도3A의 예에서는, 경계선(13)의 코너부(13c)는, P보디 확산층(3)의 패턴의 변에 대향하는 스트레이트부(13n)의 연장선상에 있다. 따라서, 경계선(13)의 코너부(13c)에 있어서는 P형 보디 확산층(3)으로부터의 거리 Ⅹ가 길게(X'로) 된다. 이 때문에, 경계선(13)의 코너부(13c)가, 소자 전체의 내전압을 저하시키는 요인으로 된다.
한편, 거리 X를 너무 짧게 하여 P형 보디 확산층(3)과 제2 실리콘 산화막(4a)이 서로 중첩하도록 하면, 문턱전압 Vth가 변하고 프로세스의 분균일이 커진다. 또한, 거리 Ⅹ가 짧아지면, 얇은 제1게이트 산화막(4b)이 차지하는 영역이 짧아지는 것을 의미하고, 온 시에 발생하는 N형 반전층이 얇아지기 때문에, 온 저항이 높아진다.
따라서, 본 발명의 1 실시 형태의 횡형 2중 확산 MOS트랜지스터에서는, 도3B에 나타낸 바와 같이, 경계선(13)의 각 코너부(13r)는, 각각 P보디 확산층(3)의 패턴의 대응하는 정점을 중심으로 한 1/4 원호인 것으로 한다. 또한, LOCOS(10)의 패턴은 전체로서 틀 모양으로 되어 있고, 그 내측의 에지는, 경계선(13)의 패턴의 치수를 사방(도면에서의 상하 좌우)으로 일정량 Y씩 확장한 것에 상당하는 패턴을 이루고 있다. 즉, LOCOS(10)의 패턴의 각 코너부(10r)는, 경계선(13)의 대응하는 코너부(13r)와 동심의 1/4 원호로 되어 있다. 기타의 구성은, 도3A에 나타낸 것과 동일하다.
상기 구조에 의하면, P보디 확산층(3)의 패턴의 정점과 경계선(13)의 대응하는 코너부(13r) 간의 거리 Ⅹ가, P보디 확산층(3)의 패턴의 변과 경계선(13)의 스트레이트부(13n) 간의 거리 Ⅹ와 동일하게 된다. 따라서, 전자의 거리가 후자의 거리를 초과하는 경우에 비해, 동작시의 전계가 완화된다. 따라서, 경계선(13)의 코너부(13r)의 내전압을 저하시키지 않는다.
그 결과, 상기 횡형 2중 확산형 MOS트랜지스터는 높은 내전압으로 된다. 또한, LOCOS(10)의 존재에 의해 동일 면적에서, 드리프트 드레인 영역(2a)의 길이를 실질적으로 증가시킬 수 있어, 내전압이 더 높아진다. 또한, 이 횡형 2중 확산형 MOS트랜지스터는, N+ 소스확산층(6)의 주위를 N+ 드레인 확산층(7)이 둘러싸고 있기 때문에, 낮은 온 저항으로 된다.
도1은, 도3B에 나타낸 횡형 2중 확산 MOS트랜지스터의 단면 구조를, 설명의 편의를 위해, P형 확산층(8)보다 좌측의 부분을 간략화하여 나타내고 있다. 이 도1에 대응하는 도2A∼도2D를 사용하여, 상기 횡형 2중 확산 MOS트랜지스터를 제작하는 방법을 이하에 설명한다.
우선, 도2A에 나타낸 바와 같이, P형 반도체 기판(1)에 인을 약 1×1013 atoms/cm2 정도 이온 주입한 후, 1200℃, 600분의 드라이브 인 처리를 행하여, N웰 확산층(2)을 형성한다. 그 후, 보론을 약 3×1013 atoms/cm2 정도 이온주입하는 것에 의해 채널영역으로 되는 P 보디 확산층(3)을 형성한다.
다음, 도2B에 나타낸 바와 같이, 산화를 행하여 실리콘 산화막(4a)을 약 80nm의 두께로 형성한다. 기판 표면 중 활성 영역(LOCOS(10)을 형성할 영역 이외의 영역)을 실리콘질화막으로 피복하고, LOCOS 산화를 행하여 상기 패턴을 갖는 LOCOS(10)를 형성한다. 그 후, 포토리소그라피 및 에칭을 행하여 기판 표면 중 실리콘 산화막(4b)을 제공할 영역의 산화막을 제거한다. 그리고, 재차 산화를 행하여 실리콘 산화막(4b)을 약 30nm의 두께로 형성한다.
다음에, 도2C에 나타낸 바와 같이, 게이트 산화막으로서의 실리콘 산화막(4a 및 4b)을 피복하도록 폴리실리콘(5)을 형성하고, 이 폴리실리콘(5)을 게이트 전극의 패턴으로 가공한다. 여기에서, P 보디확산층(3)의 표면 중 게이트 전극(5)으로 피복되어 있는 부분이 채널 영역으로 된다. 게이트 전극(5)과 채널영역 사이에는 실리콘 산화막(4b) 만이 존재하기 때문에, 실제로는 실리콘 산화막(4b) 만이 게이트 산화막으로서 작용한다. 실리콘 산화막(4a)은, 오직, LOCOS(10)의 에지 근방의 전계를 완화하여 내전압을 높이기 위해 작용한다.
다음, 도2D에 나타낸 바와 같이, 게이트 전극(5)에 대해 자기 정합적으로 인을 약 6×1O15 atoms/cm2 정도 이온 주입을 행하는 것에 의해 N+ 소스 확산층(6) 및 N+ 드레인 확산층(7)을 형성한다. 그 후, P보디 확산층(3)의 전위를 안정시키기 위한 P+ 확산층(8)을 형성한다. 기생 NPN 트랜지스터가 동작하지 않도록, N+ 소스 확산층(6)과 P+ 확산층(8)을 도시하지 않은 배선에 의해 단락한다.
이와 같이 하여 상기 횡형 2중 확산 MOS트랜지스터가 제작된다.
도3C는, 다른 실시 형태의 횡형 2중 확산 MOS트랜지스터의 평면 패턴 레이아웃을 나타내고 있다.
상기한 제1게이트 산화막(4b)과 제2 게이트 산화막(4a) 간의 경계선(13)의 코너부는, P형 보디 확산층(3)과 겹치지 않는 범위에 있으면, P형 보디 확산층(3)에 접근하고 있어도 좋다. 따라서, 상기 도3C의 예에서는, 경계선(13)의 각 코너부(13t)는, 그 코너부(13t)에 연속되는 2개의 스트레이트부(13n,13n)에 대해 비스듬히 교차하는 선분인 것으로 하고 있다. 또한, LOCOS(10)의 내측의 에지는, 경계선(13)의 패턴의 치수를 사방(도에서의 상하 좌우)에 일정량 Y씩 확장한 것에 상당하는 패턴을 이루고 있다. 즉, LOCOS(10)의 패턴의 각 코너부(10t)는, 경계선(13)의 대응하는 코너부(13t)와 평행하게 되어 있다. 기타의 구성은, 도3B에 나타낸 것과 동일하다.
이 구조에 의하면, P보디 확산층(3)의 패턴의 정점과 경계선(13)의 대응하는 코너부(13t) 간의 거리 X"가, P보디 확산층(3)의 패턴의 변과 경계선(13)의 스트레이트부(13n) 간의 거리 Ⅹ 이하로 된다. 따라서, 전자의 거리 X"가 후자의 거리 Ⅹ를 초과하고 있는 경우에 비해, 동작시의 전계가 완화된다. 따라서, 경계선(13)의 코너부(13t)가 내전압을 저하시키지 않는다.
그 결과, 상기 횡형 2중 확산형 MOS트랜지스터는 높은 내전압으로 된다. 또한, LOCOS(10)의 존재에 의해 동일 면적에서, 드리프트 드레인 영역(2a)의 길이를 실질적으로 늘릴 수 있어, 더욱 높은 내전압으로 된다. 또한, 이 횡형 2중 확산형 MOS트랜지스터는, N+ 소스 확산층(6)의 주위를 N+ 드레인 확산층(7)이 둘러싸고 있으므로, 낮은 온 저항으로 된다.
또한, 만일, 포토리소그라피의 위치 정합 등의 프로세스 불균일에 의해 경계선(13)의 코너부(13t)(따라서 제2 게이트 산화막 4a)가 P보디 확산층(3) 상에 중첩하여도, 제2 게이트산화막(4a)이 P보디 확산층(3) 위를 차지하는 범위는 극히 일부이다. 따라서, 그 중첩에 의한 문턱전압 Vth에의 영향이 적고, 문턱전압 Vth가 실질적으로 변하는 것은 아니다. 또한, 그 중첩에 의한 온 저항에의 영향은 적으며, 온 저항이 실질적으로 변하는 것은 아니다.
상술한 각 예에서는, 횡형 2중 확산 MOS 트랜지스터는, P형 기판(1) 내의 N웰 확산층(2)에 형성되는 것으로 했으나, 당연히 이에 한정되는 것은 아니다. 예를 들면, 도5에 나타낸 바와 같이, P형 기판(1) 위에 형성된 N형 에피택셜층(9) 중에 형성되어도 좋다. 또한, 도5는, 간단히 나타내기 위해, 도1과 같이 P형 확산층(8)보다도 좌측의 부분을 간략화하여 나타내고 있는데, 실제의 횡형 2중 확산 MOS트랜지스터는, P형 확산층(8)에 대하여 좌우대칭으로 구성된다.
일반적으로, MOS트랜지스터와 바이폴라 트랜지스터를 동일한 반도체 기판상에 혼재하는 경우, 아날로그 특성 개선을 위해 반도체 기판 상에 N형 에피택셜층(9)가 형성되는 경우가 있다. 그와 같은 경우, 도5에 나타낸 바와 같이, N형 에피택셜층(9)에 N형 드리프트 드레인 영역(N웰 확산층)(2)을 형성하거나 또는 농도에 따라서는 N형 에피택셜층(9)을 그대로 N형 드리프트 드레인 영역으로서 사용한다. 이에 의해 횡형 2중 확산 MOS트랜지스터를 바이폴라 트랜지스터와 함께, 동일한 반도체 기판 상에 제작할 수 있다.
또한, 상술한 각 예에서는, 횡형 2중 확산형 MOS트랜지스터는, N채널 MOS트랜지스터인 것으로 했으나, 당연히 이에 한정되는 것은 아니다. 각 부의 도전형(N형과 P형)을 바꾸고, P형 채널 MOS트랜지스터로 해도 좋다.
또한, 일반적으로, 집적 회로로서, 동일한 반도체기판 상에, 어떤 드레인 내전압을 갖는 제1 종류의 MOS트랜지스터(이하“통상의 MOS트랜지스터”라고 한다)와, 상기 드레인 내전압보다도 높은 드레인 내전압을 갖는 제2 종류의 MOS트랜지스터(이하 “높은 내전압 MOS트랜지스터”라고 한다)를 혼재한 것이 있다. 그와 같은 집적회로에서는, 통상의 MOS트랜지스터의 게이트 산화막의 막두께에 대해, 높은 드레인 내전압을 실현하기 위해, 높은 내전압 MOS트랜지스터의 게이트 산화막의 막두께는 두껍게 설정되어 있다.
상기와 같은 집적회로에, 1 실시 형태의 횡형 2중 확산형 MOS트랜지스터를 형성하는 경우, 상기 횡형 2중 확산형 MOS트랜지스터의 제1 게이트산화막(4b)의 막두께를, 통상의 MOS트랜지스터의 게이트 산화막의 막두께와 실질적으로 같게 설정하고, 상기 횡형 2중 확산형 MOS트랜지스터의 제2 게이트 산화막(4a)의 막두께를, 높은 내전압 MOS트랜지스터의 게이트산화막의 막두께와 실질적으로 같게 설정하는 것이 바람직하다.
상기와 같이 한 경우, 본 횡형 2중 확산형 MOS트랜지스터의 제1 게이트 산화막(4b)의 통상의 MOS트랜지스터의 게이트산화막과 동시에 형성할 수 있고, 또한, 상기 횡형 2중 확산형 MOS트랜지스터의 제2 게이트 산화막(4a)을 높은 내전압 MOS트랜지스터의 게이트산화막의 막두께와 동시에 형성할 수 있다. 따라서, 제조공정을 간단히 할 수 있어 제조 코스트를 저감할 수 있다.
또한, 상술한 각 예에서는, 게이트절연막은 게이트산화막, 즉 실리콘산화막인 것으로 하고, 횡형 2중 확산형 전계효과트랜지스터는, MOS트랜지스터인 것으로 했으나, 당연히 이에 한정되는 것은 아니며, 게이트절연막으로서 다른 재료를 채용할 수 있다.
이상, 본 발명을 설명했으나, 이는 여러 가지로 변경하여도 좋다. 이와 같은 변경은, 본 발명의 정신과 범위로부터 벗어나지 않는 것이다. 당업자로서 자명한 변경은 모두 다음에 기재된 청구범위에 포함되는 것이다.

Claims (7)

  1. 제1도전형의 반도체층의 표면에, 직사각형의 패턴을 사용하여 형성된 제2 도전형의 보디 확산층;
    상기 보디 확산층의 표면의 일부를 차지하는 보디 확산층의 한 영역에 형성된 제1 도전형의 소스확산층;
    거리를 두고 상기 보디 확산층을 둘러싸는 제1도전형의 반도체층의 표면의 한 영역에 형성된 제1도전형의 드레인 확산층; 및
    적어도 상기 소스 확산층과 드레인 확산층 간의 상기 반도체층의 표면을, 게이트 절연막을 통해 커버하는 게이트 전극을 구비하고,
    상기 게이트 절연막은, 상기 소스확산층으로부터 상기 보디 확산층의 패턴을 넘는 영역까지 덮는 제1 게이트절연막과, 이 제1게이트 절연막보다도 막두께가 두껍고, 상기 제1 게이트 절연막에 의해 커버되는 영역보다 상기 드레인 확산층에 가까운 영역을 커버하는 제2 게이트 절연막을 포함하고,
    상기 제1 게이트 절연막과 제2 게이트 절연막 간의 경계선은, 상기 보디 확산층의 패턴의 변에 평행한 스트레이트부와, 상기 보디 확산층의 패턴의 정점을 이간하여 둘러싸는 코너부로 이루어지고,
    상기 보디 확산층의 패턴의 정점과 상기 경계선의 코너부 간의 거리는, 상기 보디 확산층의 패턴의 변과 상기 경계선의 스트레이트부 간의 거리 이하인 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제1도전형의 반도체층은, 상기 제1도전형의 반도체 기판상에 에피택셜 성장에 의해 형성된 에피택셜층인 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 보디 확산층과 드레인확산층 간에 상기 드레인 확산층을 따른 영역에, 상기 제2 게이트 절연막에 연속하여 LOCOS가 형성된 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 경계선의 각 코너부는, 이 코너부에 연속하는 2개의 스트레이트부에 대해 비스듬히 교차하는 선분인 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 경계선의 각 코너부는, 상기 보디 확산층의 패턴의 대응하는 정점을 중심으로 한 원호인 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  6. 제3항에 있어서, 상기 경계선과 상기 LOCOS 간의 거리가, 상기 보디 확산층을 둘러싸는 방향을 따라 일정한 것을 특징으로 하는 횡형 2중 확산형 전계 효과 트랜지스터.
  7. 동일한 반도체 기판상에, 청구항1에 기재된 횡형 2중 확산형 전계 효과 트랜지스터; 및, 게이트절연막의 막두께가 각각 일정하고, 서로 다른 드레인 내전압을 갖는 제1 및 제2 종류의 전계 효과 트랜지스터를 적어도 구비하고,
    상기 횡형 2중 확산형 전계 효과 트랜지스터의 제1 게이트 절연막의 막두께는, 어떤 드레인 내전압을 갖는 제1 종류의 전계 효과 트랜지스터의 게이트 절연막의 막두께와 동일하고,
    상기 횡형 2중 확산형 전계 효과 트랜지스터의 제2 게이트 절연막의 막두께는, 상기 드레인 내전압보다 높은 드레인 내전압을 갖는 제2 종류의 전계 효과 트랜지스터의 게이트절연막의 막두께와 동일한 것을 특징으로 하는 집적회로.
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