TWI476924B - 雙擴散金屬氧化物半導體元件 - Google Patents

雙擴散金屬氧化物半導體元件 Download PDF

Info

Publication number
TWI476924B
TWI476924B TW101116810A TW101116810A TWI476924B TW I476924 B TWI476924 B TW I476924B TW 101116810 A TW101116810 A TW 101116810A TW 101116810 A TW101116810 A TW 101116810A TW I476924 B TWI476924 B TW I476924B
Authority
TW
Taiwan
Prior art keywords
region
well region
gate
high voltage
source
Prior art date
Application number
TW101116810A
Other languages
English (en)
Other versions
TW201347182A (zh
Inventor
Tsung Yi Huang
Chien Wei Chiu
Chien Hao Huang
Original Assignee
Richtek Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richtek Technology Corp filed Critical Richtek Technology Corp
Priority to TW101116810A priority Critical patent/TWI476924B/zh
Publication of TW201347182A publication Critical patent/TW201347182A/zh
Application granted granted Critical
Publication of TWI476924B publication Critical patent/TWI476924B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

雙擴散金屬氧化物半導體元件
本發明係有關一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件，特別是指一種低導通電阻之DMOS元件。
第1A-1C圖分別顯示先前技術之雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件100之剖視圖、立體圖、與上視圖，如第1A-1C圖所示，P型基板11中具有隔絕區12，其圍繞一封閉區域(如第1C圖中，隔絕區12之粗黑框線所示意)，以定義DMOS元件100之功能區，隔絕區12與場氧化區12a例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。DMOS元件100包含N型井區14、閘極13、汲極15、源極16、本體區17、本體極17a、以及場氧化區12a。其中，N型井區14、汲極15與源極16係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，汲極15與源極16分別位於閘極13兩側下方；本體區17與本體極17a係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內。而且DMOS元件中，閘極13有一部分位於場氧化區12a上。DMOS元件100為高壓元件，亦即其係設計用於供應較高的操作電壓，為了可以承受高壓，提高崩潰防護電壓， 往往犧牲導通電阻，限制了元件的應用範圍。特別是當DMOS元件100為一種超高壓元件時，也就是操作電壓大於500V，若不犧牲DMOS元件導通電阻，則必須犧牲崩潰防護電壓，或增加通道的寬度，但增加通道的寬度將提高製造成本，或是超過DMOS元件可容許的面積，才能達到所欲的導通電阻。受限於製造成本，且元件通道寬度亦有其限制，使得超高壓DMOS元件之導通電阻難以更進一步降低。
有鑑於此，本發明即針對上述先前技術之不足，提出一種DMOS元件，在不增加製程步驟且不犧牲崩潰防護電壓的情況下，降低DMOS元件操作時之導通電阻，增加元件的應用範圍。
本發明目的在提供一種DMOS元件。
為達上述之目的，本發明提供了一種DMOS元件，形成於一第一導電型基板中，該基板具有一上表面，該DMOS元件包含：一第二導電型高壓井區，形成於該上表面下之該基板中；一第一場氧化區，形成於該上表面上，由上視圖視之，該第一場氧化區位於該高壓井區中；一第一閘極，形成於該上表面上，且部分該第一閘極位於該第一場氧化區上；第二導電型第一源極、與第二導電型汲極，分別形成於該第一閘極兩側該上表面下方該高壓井區中，且由上視圖視之，該汲極與該第一源極由該第一閘極與該第一場氧化區隔開；一第一導電型本體區，形成於該上表面下該高壓井區中，且該第一源極位於該本體區中；一第一導電型本體極，形成於該上表面下該本體區中，用以作為該本體區之電性接點；一第二場 氧化區，形成於該上表面上，由上視圖視之，該第二場氧化區位於該高壓井區中，且該第二場氧化區與該第一場氧化區之間，由該本體區隔開；一第二閘極，形成於該上表面上，且部分該第二閘極位於該第二場氧化區上，另一部分該第二閘極位於該本體區上，該第二閘極與該第一閘極電連接；以及一第二導電型第二源極，形成於該第二閘極側邊之該上表面下方的該本體區中，且該第二源極與該第一源極電連接。
在其中一種實施例中，該DMOS元件可更包含至少一第二導電型第一埋層，形成於該高壓井區下方，並與該高壓井區上下鄰接。
在上述實施例中，該第一埋層之數量可為複數，且第一埋層的第二導電型雜質濃度，宜高於該高壓井區的第二導電型雜質濃度。
在上述實施例中，該DMOS元件可更包含一第一導電型井區，形成於該本體區下方之該高壓井區中。
在上述實施例中，該井區宜與該本體區上下鄰接，且藉由相同遮罩形成。
在上述實施例中，該DMOS元件可更包含至少一第一導電型第二埋層，形成於該高壓井區下方之該基板中。
在上述實施例中，該第二埋層之數量可為複數，且第二埋層的第一導電型雜質濃度，宜高於該高壓井區的第一導電型雜質濃度，且該複數第二埋層，由上視圖示之，宜與該第一埋層交錯排列。
在另一種實施例中，該DMOS元件可更包含至少一第二導電型深井區，形成於該汲極下方或/且該第二閘極下方之該高壓井區中。
在上述實施例中，該深井區中之第二導電型雜質濃度，宜高於該高壓井區中之第二導電型雜質濃度。
在另一種實施例中，該DMOS元件操作於導通的狀況時，宜於該汲極與該第一源極之間，形成一表層通道，且於該汲極與該第二源極之間，形成一埋層通道。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A-2C圖，顯示本發明的第一個實施例，本實施例顯示應用本發明之DMOS元件200之製造方法示意圖。首先，如第2A與2B立體示意圖所示，提供基板21，其具有上表面21a，且基板21之導電型例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；並且，基板21例如可以為非磊晶矽基板，亦可以為磊晶基板。接著，利用例如但不限於微影技術，形成光阻為遮罩(未示出)，以定義高壓井區24，並以例如但不限於離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內，於上表面21a下，形成N型高壓井區24於基板21中。接下來，如第2A圖所示，形成場氧化區22a及22b於上表面21a上。其中，場氧化區22a及22b例如為STI結構或如圖所示之LOCOS結構；並且，場氧化區22a及22b可利用但不限於相同製程步驟形成；此外，由上視圖視之(未示出，可參閱第2A與2B圖)，場氧 化區22a及22b位於高壓井區24中，且場氧化區22a及22b藉由高壓井區24與本體區27隔開(參閱第2B圖)。接著請參閱第2B圖，形成閘極23a及23b、汲極25、源極26a及26b、本體區27、與本體極27a。其中，如圖所示，閘極23a及23b形成於上表面21a上，且部分閘極23a位於場氧化區22a上；而部分閘極23b位於場氧化區22b上，另有一部分閘極23b位於本體區27上。汲極25與源極26a例如為N型但不限於為N型，分別位於閘極23a兩側上表面21a下方高壓井區24中，且由上視圖(未示出，請參閱第2B圖)視之，汲極25與源極26a由閘極23a與場氧化區22a隔開。而源極26b形成於閘極23b側邊之上表面21a下方的本體區27中；需注意的是，源極26b與源極26a皆形成於本體區27中，並互相電連接(請參閱第2C圖中，粗黑線段所示意)；其電連接的方式，例如可由後續之導電栓與金屬層達成，亦可以由基板21中的摻雜區(例如由源極26a及26b本身)達成。本體區27例如為P型但不限於為P型，形成於上表面21a下基板21中，且本體極27a形成於上表面21a下本體區27中，用以作為本體區27之電性接點。
與先前技術不同的是，在本實施例中，DMOS元件200具有兩個場氧化區22a與22b、兩個閘極23a與23b、與兩個源極26a與26b；並且，閘極23a與23b、源極26a與26b分別相互電連接；使得當DMOS元件200操作於導通的狀況時，於汲極25與源極26a之間，形成表層通道(如第2C圖中較疏之箭號虛折線所示意)；且於汲極25與源極26b之間，形成埋層通道(如第2C圖中較密之箭號虛折線所示意)。此種安排方式的優點包括：在元件規格上，由於多了一個埋層通 道，可降低DMOS元件的導通電阻；在製程上，場氧化區22b、閘極23b、源極26b，皆可以利用與場氧化區22a、閘極23a、源極26a相同的製程步驟完成，而不需要另外新增製程步驟，因此不會增加製造成本。
第3圖顯示本發明的第二個實施例，為應用本發明DMOS元件300之剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，DMOS元件300形成於基板31中，除包含場氧化區32a與32b、閘極33a與33b、高壓井區34、汲極35、源極36a與36b、本體區37、以及本體極37a之外，更包含至少一N型埋層38a，形成於高壓井區34下方，並與高壓井區34上下鄰接。需注意的是，埋層38a的N型雜質濃度，宜高於高壓井區34，且較佳的的安排方式，為於埋層通道中，以不連續的複數埋層38a，形成於高壓井區34下方，如此一來，可進一步降低埋層通道的導通電阻，並且對P型基板31與N型高壓井區34於元件操作於不導通狀況下，對崩潰防護電壓影響較小。
第4圖顯示顯示本發明的第三個實施例，為應用本發明DMOS元件400之剖視示意圖。如圖所示，相較於第一個實施例，在本實施例中，DMOS元件400形成於基板41中，除包含場氧化區42a與42b、閘極43a與43b、高壓井區44、汲極45、源極46a與46b、本體區47、以及本體極47a之外，更包含至少一N型深井區49，形成於汲極45下方或/且閘極43b下方之高壓井區44中。其中N型深井區49中之N型雜質濃度，宜高於高壓井區44中之N型雜質濃度。與第二個實施例相似，這種安排方式，可以進一步降低DMOS元件400的導通電阻。
第5圖顯示顯示本發明的第四個實施例，為應用本發明DMOS元件500之剖視示意圖。如圖所示，與第二個實施例相似，在本實施例中，DMOS元件500形成於基板51中，除包含場氧化區52a與52b、閘極53a與53b、高壓井區54、汲極55、源極56a與56b、本體區57、以及本體極57a之外，更包含至少一N型埋層58a，形成於高壓井區54下方，並與高壓井區54上下鄰接；以及P型井區57b，形成於本體區57下方之高壓井區54中。與第二個實施例相似，這種安排方式，可以進一步降低DMOS元件500的導通電阻。需注意的是，P型井區57b宜與本體區57上下鄰接，且藉由相同遮罩形成，如此一來，可降低N型埋層58a對本體區57的影響。
第6圖顯示顯示本發明的第五個實施例，為應用本發明DMOS元件600之剖視示意圖。如圖所示，與第二個實施例相似，在本實施例中，DMOS元件600形成於基板61中，除包含場氧化區62a與62b、閘極63a與63b、高壓井區64、汲極65、源極66a與66b、本體區67、以及本體極67a之外，更包含至少一N型埋層68a，形成於高壓井區64下方，並與高壓井區64上下鄰接；以及至少一N型深井區69，形成於汲極65下方或/且閘極63b下方之高壓井區64中。與第二個實施例相似，這種安排方式，可以進一步降低DMOS元件600的導通電阻。本實施例旨在說明，第二個實施例與第三個實施例可以結合實施。
第7A與7B圖顯示顯示本發明的第六個實施例，分別為應用本發明DMOS元件700之剖視與上視示意圖。如第7A圖所示，與第二個實施例相似，在本實施例中，DMOS元件700形成於基板71中，除包含場氧化區72a與72b、閘極73a 與73b、高壓井區74、汲極75、源極76a與76b、本體區77、以及本體極77a之外，更包含至少一N型埋層78a，形成於高壓井區74下方，並與高壓井區74上下鄰接；以及P型埋層78b，形成於本體區77下方之高壓井區74中。與第二個實施例相似，這種安排方式，除可以進一步降低DMOS元件700的導通電阻，更可於DMOS元件700不導通時，強化高壓井區74中的空乏區，以維持所需之崩潰防護電壓。需注意的是，埋層78b的P型雜質濃度，宜較基板71的P型雜質濃高，且較佳的的安排方式，如第7B圖所示，為於埋層78a下方，由上視圖示之，與埋層78a交錯排列的方式，形成埋層78b，如此一來，其強化高壓井區74中的空乏區之效果較佳。
第8圖顯示顯示本發明的第七個實施例，為應用本發明DMOS元件800之剖視示意圖。如圖所示，在本實施例中，DMOS元件800形成於基板81中，除包含場氧化區82a與82b、閘極83a與83b、高壓井區84、汲極85、源極86a與86b、本體區87、以及本體極87a之外，更包含至少一N型埋層88a、至少一N型深井區89、形成於本體區87下方之P型井區87b、以及至少一P型埋層88b。本實施例旨在說明，上述所有實施例可以結合實施。
第9圖顯示顯示本發明的第八個實施例，為應用本發明DMOS元件900之上視示意圖。DMOS元件900除包含場氧化區92a與92b、閘極93a(如圖中較疏之粗虛線所示意)與93b(如圖中較密之粗虛線所示意)、高壓井區94、汲極95、源極96a與96b、本體區97、以及本體極97a之外，更包含至少一N型埋層(未示出)，形成於高壓井區94下方，並與高 壓井區94上下鄰接。本實施例旨在說明，由上視圖示之，應用本發明之DMOS元件，可以為如圖所示之圓形，或為其他任意的形狀。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，DMOS元件各區之P或N之導電型可以改變，只要對其他區域之導電型與雜質濃度等做相應之改變或調整即可。本發明的範圍應涵蓋上述及其他所有等效變化。
11,21,31,41,51,61,71,81‧‧‧基板
12a,22a,32a,42a,52a,62a,72a,82a,92a,12b,22b,32b,42b,52b,62b,72b,82b,92b‧‧‧場氧化區
13a,23a,33a,43a,53a,63a,73a,83a,93a,13b,23b,33b,43b,53b,63b,73b,83b,93b‧‧‧閘極
14,24,34,44,54,64,74,84,94‧‧‧高壓井區
15,25,35,45,55,65,75,85,95‧‧‧汲極
16a,26a,36a,46a,56a,66a,76a,86a,96a,16b,26b,36b,46b,56b,66b,76b,86b,96b‧‧‧源極
17,27,37,47,57,67,77,87,97‧‧‧本體區
17a,27a,37a,47a,57a,67a,77a,87a,97a‧‧‧本體極
21a‧‧‧上表面
38a,58a,68a,78a,78b,88a,88b‧‧‧埋層
49,69,89‧‧‧深井區
57b,87b‧‧‧井區
100,200,300,400,500,600,700,800,900‧‧‧DMOS元件
第1A-1C圖分別顯示先前技術之DMOS元件之剖視圖、立體圖、與上視圖。
第2A-2C圖顯示本發明的第一個實施例。
第3圖顯示本發明的第二個實施例。
第4圖顯示本發明的第三個實施例。
第5圖顯示顯示本發明的第四個實施例。
第6圖顯示顯示本發明的第五個實施例。
第7A與7B圖顯示顯示本發明的第六個實施例。
第8圖顯示顯示本發明的第七個實施例。
第9圖顯示顯示本發明的第八個實施例。
21‧‧‧基板
21a‧‧‧上表面
22a,22b‧‧‧場氧化區
23a,23b‧‧‧閘極
24‧‧‧高壓井區
25‧‧‧汲極
26a,26b‧‧‧源極
27‧‧‧本體區
27a‧‧‧本體極
200‧‧‧DMOS元件

Claims (7)

  1. 一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件，形成於一第一導電型基板中，該基板具有一上表面，該DMOS元件包含：一第二導電型高壓井區，形成於該上表面下之該基板中；一第一場氧化區，形成於該上表面上，由上視圖視之，該第一場氧化區位於該高壓井區中；一第一閘極，形成於該上表面上，且部分該第一閘極位於該第一場氧化區上；第二導電型第一源極、與第二導電型汲極，分別形成於該第一閘極兩側該上表面下方該高壓井區中，且由上視圖視之，該汲極與該第一源極由該第一閘極與該第一場氧化區隔開；一第一導電型本體區，形成於該上表面下該高壓井區中，且該第一源極位於該本體區中；一第一導電型本體極，形成於該上表面下該本體區中，用以作為該本體區之電性接點；一第二場氧化區，形成於該上表面上，由上視圖視之，該第二場氧化區位於該高壓井區中，且該第二場氧化區與該第一場氧化區之間，由該本體區隔開；一第二閘極，形成於該上表面上，且部分該第二閘極位於該第二場氧化區上，另一部分該第二閘極位於該本體區上，該第二閘極與該第一閘極電連接；一第二導電型第二源極，形成於該第二閘極側邊之該上表面下方的該本體區中，且該第二源極與該第一源極電連接；至少一第二導電型第一埋層，形成於該高壓井區下方，並與該高壓井區上下鄰接；以及 複數第一導電型第二埋層，形成於該高壓井區下方之該基板中；其中該第二埋層的第一導電型雜質濃度，高於該高壓井區的第一導電型雜質濃度，且該複數第二埋層，由上視圖示之，與該第一埋層交錯排列。
  2. 如申請專利範圍第1項所述之DMOS元件，其中該第一埋層之數量為複數，且第一埋層的第二導電型雜質濃度，高於該高壓井區的第二導電型雜質濃度。
  3. 如申請專利範圍第1項所述之DMOS元件，更包含一第一導電型井區，形成於該本體區下方之該高壓井區中。
  4. 如申請專利範圍第3項所述之DMOS元件，其中該井區與該本體區上下鄰接，且藉由相同遮罩形成。
  5. 如申請專利範圍第1項所述之DMOS元件，更包含至少一第二導電型深井區，形成於該汲極下方或/且該第二閘極下方之該高壓井區中。
  6. 如申請專利範圍第5項所述之DMOS元件，其中該深井區中之第二導電型雜質濃度，高於該高壓井區中之第二導電型雜質濃度。
  7. 如申請專利範圍第1項所述之DMOS元件，其中該DMOS元件操作於導通的狀況時，於該汲極與該第一源極之間，形成一表層通道，且於該汲極與該第二源極之間，形成一埋層通道。
TW101116810A 2012-05-11 2012-05-11 雙擴散金屬氧化物半導體元件 TWI476924B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101116810A TWI476924B (zh) 2012-05-11 2012-05-11 雙擴散金屬氧化物半導體元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101116810A TWI476924B (zh) 2012-05-11 2012-05-11 雙擴散金屬氧化物半導體元件

Publications (2)

Publication Number Publication Date
TW201347182A TW201347182A (zh) 2013-11-16
TWI476924B true TWI476924B (zh) 2015-03-11

Family

ID=49990786

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101116810A TWI476924B (zh) 2012-05-11 2012-05-11 雙擴散金屬氧化物半導體元件

Country Status (1)

Country Link
TW (1) TWI476924B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627528B2 (en) * 2015-09-11 2017-04-18 Macronix International Co., Ltd. Semiconductor device having gate structures and manufacturing method thereof
TWI634660B (zh) * 2017-06-20 2018-09-01 世界先進積體電路股份有限公司 高壓半導體裝置及其製造方法
US10128331B1 (en) 2017-08-01 2018-11-13 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
TWI673869B (zh) * 2018-07-31 2019-10-01 新唐科技股份有限公司 高壓半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914051A (en) * 1988-12-09 1990-04-03 Sprague Electric Company Method for making a vertical power DMOS transistor with small signal bipolar transistors
US6169309B1 (en) * 1997-09-30 2001-01-02 Texas Instruments Incorporated High breakdown-voltage transistor with transient protection
US20070063271A1 (en) * 2005-08-31 2007-03-22 Sharp Kabushiki Kaisha Lateral double-diffused field effect transistor and integrated circuit having same
US20100078720A1 (en) * 2008-09-30 2010-04-01 Nec Electronics Corporation Semiconductor device and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914051A (en) * 1988-12-09 1990-04-03 Sprague Electric Company Method for making a vertical power DMOS transistor with small signal bipolar transistors
US6169309B1 (en) * 1997-09-30 2001-01-02 Texas Instruments Incorporated High breakdown-voltage transistor with transient protection
US20070063271A1 (en) * 2005-08-31 2007-03-22 Sharp Kabushiki Kaisha Lateral double-diffused field effect transistor and integrated circuit having same
US20100078720A1 (en) * 2008-09-30 2010-04-01 Nec Electronics Corporation Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
TW201347182A (zh) 2013-11-16

Similar Documents

Publication Publication Date Title
TWI455316B (zh) 高壓多閘極元件及其製造方法
TWI434418B (zh) 高壓元件及其製造方法
TWI408811B (zh) 高壓元件及其製造方法
TW201427002A (zh) 橫向雙擴散金屬氧化物半導體元件製造方法
TWI476924B (zh) 雙擴散金屬氧化物半導體元件
TW201519446A (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
TWI440181B (zh) 高壓金屬氧化物半導體元件與製作方法
US20150194424A1 (en) Semiconductor device and method for manufacturing the same
TWI401801B (zh) 增加擊穿防護電壓之橫向擴散金屬氧化物半導體元件與製作方法
US9343538B2 (en) High voltage device with additional isolation region under gate and manufacturing method thereof
TWI503892B (zh) 高壓元件及其製造方法
US9299806B2 (en) High voltage drain-extended MOSFET having extra drain-OD addition
TWI484634B (zh) 隔離元件及其製造方法
JP2015012020A (ja) 半導体装置
TWI422036B (zh) 高壓元件及其製造方法
TWI677032B (zh) 接面場效電晶體製造方法
TWI434331B (zh) 空乏型金屬氧化物半導體元件之製造方法
TWI512984B (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
TWI484631B (zh) 雙擴散金屬氧化物半導體元件及其製造方法
TWI557904B (zh) 半導體裝置及其製造方法
TWI469349B (zh) 高壓元件及其製造方法
TWI535022B (zh) 高壓元件製造方法
TW201407689A (zh) 高壓空乏型金屬氧化物半導體元件之製造方法
KR20130073776A (ko) 횡형 디모스 트랜지스터 및 이의 제조방법
KR101090049B1 (ko) 반도체 디바이스 및 그의 제조 방법