TWI668746B - 高壓元件及其製造方法 - Google Patents

高壓元件及其製造方法 Download PDF

Info

Publication number
TWI668746B
TWI668746B TW107136418A TW107136418A TWI668746B TW I668746 B TWI668746 B TW I668746B TW 107136418 A TW107136418 A TW 107136418A TW 107136418 A TW107136418 A TW 107136418A TW I668746 B TWI668746 B TW I668746B
Authority
TW
Taiwan
Prior art keywords
region
drift
well
area
trench
Prior art date
Application number
TW107136418A
Other languages
English (en)
Other versions
TW202017009A (zh
Inventor
黃宗義
Original Assignee
立錡科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 立錡科技股份有限公司 filed Critical 立錡科技股份有限公司
Priority to TW107136418A priority Critical patent/TWI668746B/zh
Application granted granted Critical
Publication of TWI668746B publication Critical patent/TWI668746B/zh
Priority to US16/596,835 priority patent/US20200119189A1/en
Publication of TW202017009A publication Critical patent/TW202017009A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明提出一種高壓元件及其製造方法。高壓元件包含：半導體層，形成於基板上，半導體層具有第一溝槽；井區，具有第一導電型，形成於半導體層中；本體區，具有第二導電型，形成於井區中；閘極，形成於井區上方並連接於井區；源極與汲極，具有第一導電型，源極與汲極分別位於閘極之外部不同側下方之本體區中與井區中；漂移氧化區，形成於漂移區正上方，且漂移氧化區之底面高於第一溝槽之第一溝槽底面；以及頂層，具有第二導電型，形成於漂移氧化區正下方井區中，且連接漂移氧化區。

Description

高壓元件及其製造方法
本發明有關於一種高壓元件及其製造方法，特別是指一種能夠提高崩潰防護電壓與降低導通電阻的高壓元件及其製造方法。
第1A與1B圖分別顯示一種習知高壓元件100的上視示意圖與剖視示意圖。所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於5V之半導體元件。一般而言，高壓元件100的汲極19與本體區16間，具有漂移區12a(如第1B圖中虛線範圍所示意)，將汲極19與本體區16分隔，以作為高壓元件100導通時的漂移電流通道，且漂移區12a在通道方向(如第1A與1B圖中虛線箭號所示意)之長度根據高壓元件100正常操作時所承受的操作電壓而調整。如第1A與1B圖所示，高壓元件100包含：井區12、絕緣結構13、漂移氧化區14、本體區16、本體極16’、閘極17、源極18、與汲極19。其中，井區12的導電型為N型，形成於基板11上，絕緣結構13為區域氧化(local oxidation of silicon,LOCOS)結構，以定義操作區13a，作為高壓元件100操作時主要的作用區。操作區13a的範圍如第1A圖中，粗黑虛線框所示意。閘極17覆蓋部分漂移氧化區14。本體區16與本體極16’的導電型為P型，源極18與汲極19的導電型為N型。
高壓元件100於導通操作時，電子自源極18流經井區12至汲極19，如第1B圖中粗黑折線箭號所示意。在井區12中，N型雜質濃度由上而下遞減，其中靠近上表面的高濃度區12’，是井區12中，N型雜質濃度最高的區域。由第1B圖中的粗黑折線所示意的電子流可知，在漂移區12a(由第1B圖中粗黑虛框線 所示意的範圍)中，電子流經N型雜質濃度較高的高濃度區12’以及N型雜質濃度較低高的井區12的另一部分。因為N型雜質濃度的原因，當電子流經高濃度區12’時，導通阻值較低；而電子流經井區12的另一部分時(漂移氧化區14正下方)，導通阻值較高。如此一來，為了使高壓元件100承受較高的操作電壓，串聯阻值無法降低，因而限制了高壓元件的應用範圍。
有鑑於此，本發明提出一種能夠在導通操作時，降低導通阻值，又可以承受較高的操作電壓，進而提高應用範圍的高壓元件及其製造方法。
就其中一觀點言，本發明提供了一種高壓元件，包含：一半導體層，形成於一基板上，該半導體層具有一第一溝槽；一井區，具有一第一導電型，形成於該半導體層中；一本體區，具有一第二導電型，形成於該井區中；一閘極，形成於該井區上方並連接於該井區；一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；一漂移氧化區，形成於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及一頂層，具有該第二導電型，形成於該漂移氧化區正下方該井區中，且連接該漂移氧化區；其中，該源極與該井區間之部分該本體區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
就另一觀點言，本發明提供了一種高壓元件製造方法，包含：形成一半導體層於一基板上，該半導體層於具有一第一溝槽；形成一井區於該半導體層中，該井區具有一第一導電型；形成一本體區於該井區中，該本體區具 有一第二導電型；形成一閘極於該井區上方並連接於該井區；形成一源極與一汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中，該源極與該汲極具有該第一導電型；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；形成一漂移氧化區於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及形成一頂層於該漂移氧化區正下方該井區中，且連接該漂移氧化區，該頂層具有該第二導電型；其中，該源極與該井區間之部分該本體區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
在一種較佳的實施型態中，該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
在一種較佳的實施型態中，該閘極包括：一介電層，形成於該本體區上及該井區上，並連接於該本體區與該井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
在一種較佳的實施型態中，該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
在一種較佳的實施型態中，該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
在一種較佳的實施型態中，該井區包括一高濃度區，連接於該本體區，該高濃度區之雜質摻雜濃度高於該井區其他部分之雜質摻雜濃度。
在一種較佳的實施型態中，該第一溝槽之一深度小於1微米。
在一種較佳的實施型態中，該頂層為浮接或電連接至該源極。
就另一觀點言，本發明提供了一種高壓元件，包含：一半導體層，形成於一基板上，該半導體層具有一第一溝槽；一漂移井區，具有一第一導電型，形成於該半導體層中；一通道井區，具有一第二導電型，形成於該半導體層中，於一通道方向上，該通道井區與該漂移井區鄰接；一埋層，具有該第一導電型，形成於該通道井區下方且與該通道井區連接；一閘極，形成於部分該通道井區以及部分該漂移井區上方並連接於該通道井區以及該漂移井區；一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該通道井區中與該漂移井區中；其中，該通道井區與該汲極之間之部分該漂移井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；一漂移氧化區，形成於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及一頂層，具有該第二導電型，形成於該漂移氧化區正下方該漂移井區中，且連接該漂移氧化區；其中，該源極與該漂移井區間之部分該通道井區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
就另一觀點言，本發明提供了一種高壓元件製造方法，包含：形成一半導體層於一基板上，該半導體層於具有一第一溝槽；形成一漂移井區於該半導體層中，該井區具有一第一導電型；形成一通道井區於該半導體層中，具有一第二導電型，於一通道方向上，該通道井區與該漂移井區鄰接；形成一埋層於該通道井區下方且與該通道井區連接，該埋層具有該第一導電型；形成一閘極於部分該通道井區以及部分該漂移井區上方並連接於該通道井區以及該 漂移井區；形成一源極與一汲極分別位於該閘極之外部不同側下方之該通道井區中與該漂移井區中，該源極與該汲極具有該第一導電型；其中，該通道井區與該汲極之間之部分該漂移井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；形成一漂移氧化區於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及形成一頂層於該漂移氧化區正下方該漂移井區中，且連接該漂移氧化區，該頂層具有該第二導電型；其中，該源極與該漂移井區間之部分該通道井區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
在一種較佳的實施型態中，該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
在一種較佳的實施型態中，該閘極包括：一介電層，形成於該通道井區上及該漂移井區上，並連接於該通道井區與該漂移井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
在一種較佳的實施型態中，該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
在一種較佳的實施型態中，該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該漂移井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
在一種較佳的實施型態中，該漂移井區包括一高濃度區，連接於該通道井區，該高濃度區之雜質摻雜濃度高於該漂移井區其他部分之雜質摻雜濃度。
在一種較佳的實施型態中，該頂層為浮接或電連接至該源極。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
100,200,300,400,500,600,700,800,900,1000,1100‧‧‧高壓元件
11,21,31,41,51,61,71,81,91.101,111‧‧‧基板
11’,21’,31’,41’,51’,61’,71’,81’,91’,101’,111’‧‧‧半導體層
11a,21a,31a,41a,51a,61a,71a,81a,91a,101a,111a‧‧‧上表面
11b,21b,31b,41b,51b,61b,71b,81b,91b,101b,111b‧‧‧下表面
12,22,32,42,52,62,72,76,82,86,92,102,112‧‧‧井區
12’,22’,32’,42’,52’,62’,72’,76’,82’,86’,92’,102’,112’‧‧‧高濃度區
12a,22a,32a,42a,52a,62a,72a,82a,92a,102a,112a‧‧‧漂移區
13,23,33,43,53,63,73,83,93,103,113‧‧‧絕緣結構
13a,23a,33a,43a,53a,63a,73a,83a,93a,103a,113a‧‧‧操作區
14,24,34,44,54,64,74,84,94,104,114‧‧‧漂移氧化區
16,26,36,46,56,66,76,86‧‧‧本體區
16’,26’,36’,46’,56’,66’,76’,86’‧‧‧本體極
17,27,37,47,57,67,77,87,97,107,117‧‧‧閘極
18,28,38,48,58,68,78,88,98,108,118‧‧‧源極
19,29,39,49,59,69,79,89,99,109,119‧‧‧汲極
24a,34a,44a,54a,64a,74a,84a,94a,104a,114a‧‧‧底面
25,35,45,55,65,75,85,95,105,115‧‧‧第一溝槽
25a,35a,45a,55a,65a,75a,85a,95a,105a,115a‧‧‧第一溝槽底面
26”,28’,91”a,261‧‧‧光阻層
35’,45’,55’,65’,85’,95’,105’,115’‧‧‧第二溝槽
35’a,45’a,55’a,65’a,85’a,95’a,105’a,115’a‧‧‧第二溝槽底面
91”,101”,111”‧‧‧埋層
96’,106’,116’‧‧‧井區接點
96,106,116‧‧‧通道井區
221,321,421,521,621,721,821,921,1021,1121‧‧‧頂層
271,371,571,971‧‧‧介電層
272,372,572,972‧‧‧導電層
273,373,573,973‧‧‧間隔層
4711‧‧‧第一部份
4712‧‧‧第二部分
d‧‧‧深度
h‧‧‧高度
第1A與1B圖分別顯示一種先前技術高壓元件100的上視示意圖與剖視示意圖。
第2A與2B圖顯示本發明的第一個實施例。
第3圖顯示本發明的第二個實施例。
第4圖顯示本發明的第三個實施例。
第5圖顯示本發明的第四個實施例。
第6圖顯示本發明的第五個實施例。
第7圖顯示本發明的第六個實施例。
第8圖顯示本發明的第七個實施例。
第9圖顯示本發明的第八個實施例。
第10圖顯示本發明的第九個實施例。
第11圖顯示本發明的第十個實施例。
第12A-12H圖顯示本發明的第十一個實施例。
第13A-13F圖顯示本發明的第十二個實施例。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考第2A與2B圖，其顯示本發明的第一個實施例。第2A圖顯示高壓元件200的剖視示意圖。如第2圖所示，高壓元件200包含：半導體層21’、井區22、絕緣結構23、漂移氧化區24、本體區26、本體極26’、閘極27、源極28、汲極29以及頂層221。其中，在高壓元件200中，半導體層21’、井區22、漂移氧化區24、本體區26、閘極27、源極28、汲極29以及頂層221為本發明的基本概念，絕緣結構23與本體極26’為附屬的技術特徵。半導體層21’形成於基板21上，半導體層21’於垂直方向(如第2A與2B圖中之實線箭號方向所示意，下同)上，具有相對之上表面21a(如第2B圖中之粗實折線所示意，下同)與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以部分基板21作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第2A與2B圖，其中，絕緣結構23形成於上表面21a上並連接於上表面21a，用以定義操作區23a。絕緣結構23並不限於如第2圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區24形成於該上表面21a上並連接於上表面21a，且位於操作區23a中之部分漂移區22a(如第2A與2B圖中虛線框所示意)的正上方，並連接於漂移區22a。漂移氧化區24例如可以利用與絕緣結構23相同的製程步驟形成而同時完成。
如第2A圖中粗虛折線所示意，半導體層21’具有第一溝槽25。在一種較佳的實施例中，在形成井區22之後，以微影製程步驟與蝕刻製程步驟， 形成第一溝槽25，使得漂移氧化區24之底面24a高於第一溝槽25之第一溝槽底面25a。在一種較佳的實施例中，安排高濃度區22’鄰接於第一溝槽底面25a下。如第2A圖所示，第一溝槽25具有深度d，且漂移氧化區24之底面24a高於第一溝槽25之第一溝槽底面25a高度h。如此，高壓元件200導通操作時，第一導電型載子在漂移區22a流動時主要的通道，將在高濃度區22’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽25之深度d小於1微米。
井區22具有第一導電型，形成於半導體層21’之操作區23a中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。在一種較佳的實施例中，井區22包含高濃度區22’。高濃度區22’之第一導電型雜質摻雜濃度高於井區22除高濃度區22’之外的其他部分之第一導電型雜質摻雜濃度。井區22例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區22’。在一種較佳的實施例中，高濃度區22’連接本體區26，並在高壓元件200導通操作時，作為第一導電型載子在漂移區22a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區26具有第二導電型，形成於操作區23a的井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a，本體區26於通道方向上(如圖中虛線箭號所示意，下同)接觸井區22中的高濃度區22’。本體極26’具有第二導電型，用以作為本體區26之電性接點，於垂直方向上，本體極26’形成於上表面21a下並連接於上表面21a之本體區26中。閘極27形成於半導體層21’之上表面21a上的操作區23a中，且於垂直方向上，部分本體區26位於閘極27正下方並連接於閘極27，以提供高壓元件200在導通操作中之反轉區26a，反轉區26a位於第一溝槽25正下方。
請繼續參閱第2A與2B圖，源極28與汲極29具有第一導電型，於垂直方向上，源極28與汲極29形成於上表面21a下並連接於上表面21a之操作區 23a中，且源極28與汲極29分別位於閘極27在通道方向之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極29與本體區26之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道。
請繼續參閱第2A與2B圖，頂層221具有第二導電型，形成於漂移氧化區24正下方之井區22中，且連接漂移氧化區24。頂層221用以提高高壓元件200的崩潰防護電壓。在一種較佳的實施型態中，頂層221為浮接或電連接至源極28。頂層221為浮接時，可降低高壓元件200之導通電阻並提高崩潰防護電壓。當頂層221為電連接至源極28時，頂層221與其週圍的井區22形成超級接面(super junction)，亦可降低高壓元件200之導通電阻並提高崩潰防護電壓。
需說明的是，第一導電型與第二檔電型可以為P型或N型，當第一導電型為P型時，第二導電型為N型；第一導電型為N型時，第二導電型為P型。
需說明的是，所謂反轉區係指高壓元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，介於源極28與漂移區22a之間，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，所謂漂移電流通道係指高壓元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面，如第2B圖中粗黑折線所示意。在本實施例中，例如漂移氧化區24與半導體層21’接觸的部分上表面21a以及第一溝槽25，就具有下陷的部分。
需說明的是，在一種較佳的實施例中，閘極27包括與上表面連接的介電層271、具有導電性的導電層272、以及具有電絕緣特性之間隔層273。其中，介電層271形成於本體區26上及井區22上，並連接於本體區26與井區22。導電層272用以作為閘極27之電性接點，形成所有介電層271上並連接於介電層271。間隔層273形成於導電層272之兩側以作為閘極27之兩側之電性絕緣層。
此外，需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區26與汲極29之通道方向距離(漂移區22a長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第2A與2B圖所示之實施例為例，高壓元件200操作時，第一導電型載子在漂移區22a流動時主要的通道，將在高濃度區22’中，以降低導通阻值。
請參考第3圖，其顯示本發明的第二個實施例。第3圖顯示高壓元件300的剖線剖視示意圖。如第3圖所示，高壓元件300包含：半導體層31’、井區32、絕緣結構33、漂移氧化區34、本體區36、本體極36’、閘極37、源極38、汲極39以及頂層321。半導體層31’形成於基板31上，半導體層31’於垂直方向(如第3圖中之實線箭號方向所示意，下同)上，具有相對之上表面31a與下表面31b。基板31例如但不限於為P型或N型的半導體矽基板。半導體層31’例如以磊晶的步驟，形成於基板31上，或是以部分基板31作為半導體層31’。形成半導體層31’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第3圖，其中，絕緣結構33形成於上表面31a上並連接於上表面31a，用以定義操作區33a。絕緣結構33並不限於如第3圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區34形成於該上表面31a上並連接於上表面31a，且位於操作區33a中之部分漂移區32a(如第3圖中虛線框所示意)的正上方，並連接於漂移區32a。漂移氧化區34例如可以利用與絕緣結構23相同的製程步驟形成而同時完成。
如第3圖中粗虛折線所示意，半導體層31’具有第一溝槽35與第二溝槽35’。在一種較佳的實施例中，在形成井區32之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽35與第二溝槽35’，使得漂移氧化區34之底面34a高於第一溝槽35之第一溝槽底面35a與第二溝槽35’之第二溝槽底面35’a。在一種較佳的實施例中，安排高濃度區32’鄰接於第一溝槽35與第二溝槽35’下。與第一個實施例不同之處在於，在本實施例中，半導體層31’更包含第二溝槽35’。如此，高壓元件300導通操作時，第一導電型載子在漂移區32a流動時主要的通道，相較於第一個實施例，將更多的位在高濃度區32’中，以進一步降低導通阻值。在一種較佳的實施例中，第一溝槽35與第二溝槽35’之深度小於1微米。
井區32具有第一導電型，形成於半導體層31’之操作區33a中，且於垂直方向上，井區32位於上表面31a下並連接於上表面31a。在一種較佳的實施例中，井區32包含高濃度區32’。高濃度區32’之第一導電型雜質摻雜濃度高於井區32除高濃度區32’之外的其他部分之第一導電型雜質摻雜濃度。井區32例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區32’。在一種較佳的實施例中，高濃度區32’連接本體區36，並在高壓元件300導通操作時，作為第一導電型載子在漂移區32a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區36具有第二導電型，形成於操作區33a的井區32中，且於垂直方向上，本體區36位於上表面31a下並連接於上表面31a，本體區36於通道方向上(如圖中虛線箭號所示意，下同)接觸井區32中的高濃度區32’。本體極36’具 有第二導電型，用以作為本體區36之電性接點，於垂直方向上，本體極36’形成於上表面31a下並連接於上表面31a之本體區36中。閘極37形成於半導體層31’之上表面31a上的操作區33a中，且於垂直方向上，部分本體區36位於閘極37正下方並連接於閘極37，以提供高壓元件300在導通操作中之反轉區36a，反轉區36a位於第一溝槽35正下方。
請繼續參閱第3圖，源極38與汲極39具有第一導電型，於垂直方向上，源極38與汲極39形成於上表面31a下並連接於上表面31a之操作區33a中，且源極38與汲極39分別位於閘極37在通道方向之外部下方之本體區36中與遠離本體區36側之井區32中，且於通道方向上，漂移區32a位於汲極39與本體區36之間，靠近上表面31a之井區32中，用以作為高壓元件300在導通操作中之漂移電流通道。
請繼續參閱第3圖，頂層321具有第二導電型，形成於漂移氧化區34正下方之井區32中，且連接漂移氧化區34。頂層321用以提高高壓元件300的崩潰防護電壓。在一種較佳的實施型態中，頂層321為浮接或電連接至源極38。頂層321為浮接時，可降低高壓元件300之導通電阻並提高崩潰防護電壓。當頂層321為電連接至源極38時，頂層321與其週圍的井區32形成超級接面(super junction)，亦可降低高壓元件300之導通電阻並提高崩潰防護電壓。
需說明的是，在一種較佳的實施例中，閘極37包括與上表面連接的介電層371、具有導電性的導電層372、以及具有電絕緣特性之間隔層373。其中，介電層371形成於本體區36上及井區32上，並連接於本體區36與井區32。導電層372用以作為閘極37之電性接點，形成所有介電層371上並連接於介電層371。間隔層373形成於導電層372之兩側以作為閘極37之兩側之電性絕緣層。
請參考第4圖，其顯示本發明的第三個實施例。第4圖顯示高壓元件400的剖視示意圖。如第4圖所示，高壓元件400包含：半導體層41’、井區 42、絕緣結構43、漂移氧化區44、本體區46、本體極46’、閘極47、源極48、汲極49以及頂層421。半導體層41’形成於基板41上，半導體層41’於垂直方向(如第4圖中之實線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。基板41例如但不限於為P型或N型的半導體矽基板。半導體層41’例如以磊晶的步驟，形成於基板41上，或是以部分基板41作為半導體層41’。形成半導體層41’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第4圖，其中，絕緣結構43形成於上表面41a上並連接於上表面41a，用以定義操作區43a。絕緣結構43並不限於如第4圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區44形成於該上表面41a上並連接於上表面41a，且位於操作區43a中之部分漂移區42a(如第4圖中虛線框所示意)的正上方，並連接於漂移區42a。漂移氧化區44例如可以利用與絕緣結構43相同的製程步驟形成而同時完成。
如第4圖中粗虛折線所示意，半導體層41’具有第一溝槽45與第二溝槽45’。在一種較佳的實施例中，在形成井區42之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽45與第二溝槽45’，使得漂移氧化區44之底面44a高於第一溝槽45之第一溝槽底面45a與第二溝槽45’之第二溝槽底面45’a。在一種較佳的實施例中，安排高濃度區42’鄰接於第一溝槽45與第二溝槽45’下。如此，高壓元件400導通操作時，第一導電型載子在漂移區42a流動時主要的通道，將在高濃度區42’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽45與第二溝槽45’之深度小於1微米。
井區42具有第一導電型，形成於半導體層41’之操作區43a中，且於垂直方向上，井區42位於上表面41a下並連接於上表面41a。在一種較佳的實施例中，井區42包含高濃度區42’。高濃度區42’之第一導電型雜質摻雜濃度高於井 區42除高濃度區42’之外的其他部分之第一導電型雜質摻雜濃度。井區42例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區42’。在一種較佳的實施例中，高濃度區42’連接本體區46，並在高壓元件400導通操作時，作為第一導電型載子在漂移區42a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區46具有第二導電型，形成於操作區43a的井區42中，且於垂直方向上，本體區46位於上表面41a下並連接於上表面41a，本體區46於通道方向上(如圖中虛線箭號所示意，下同)接觸井區42中的高濃度區42’。本體極46’具有第二導電型，用以作為本體區46之電性接點，於垂直方向上，本體極46’形成於上表面41a下並連接於上表面41a之本體區46中。閘極47形成於半導體層41’之上表面41a上的操作區43a中，且於垂直方向上，部分本體區46位於閘極47正下方並連接於閘極47，以提供高壓元件400在導通操作中之反轉區，反轉區46a位於第一溝槽45正下方。
請繼續參閱第4圖，源極48與汲極49具有第一導電型，於垂直方向上，源極48與汲極49形成於上表面41a下並連接於上表面41a之操作區43a中，且源極48與汲極49分別位於閘極47在通道方向之外部下方之本體區46中與遠離本體區46側之井區42中，且於通道方向上，漂移區42a位於汲極49與本體區46之間，靠近上表面41a之井區42中，用以作為高壓元件400在導通操作中之漂移電流通道。
請繼續參閱第4圖，頂層421具有第二導電型，形成於漂移氧化區44正下方之井區42中，且連接漂移氧化區44。頂層421用以提高高壓元件400的崩潰防護電壓。在一種較佳的實施型態中，頂層421為浮接或電連接至源極48。頂層421為浮接時，可降低高壓元件400之導通電阻並提高崩潰防護電壓。當頂 層421為電連接至源極48時，頂層421與其週圍的井區42形成超級接面(super junction)，亦可降低高壓元件400之導通電阻並提高崩潰防護電壓。
需說明的是，在一種較佳的實施例中，閘極47包括與上表面連接的介電層(包含第一部份4711與第二部分4712)、具有導電性的導電層472、以及具有電絕緣特性之間隔層473。其中，介電層形成於本體區46上及井區42上，並連接於本體區46與井區42。導電層472用以作為閘極47之電性接點，形成所有介電層上並連接於介電層。間隔層473形成於導電層472之兩側以作為閘極47之兩側之電性絕緣層。
本實施例與第二個實施例不同之處在於，在本實施例中，絕緣結構43例如可位於第一溝槽45與第二溝槽45’的正上方。此外，在本實施例中，介電層包括第一部份4711與第二部分4712。其中，第一部分4711具有第一厚度，位於反轉區46a正上方並連接反轉區46a，第二部分4712具有第二厚度，位於漂移區42a正上方並連接漂移區42a，其中第一厚度小於第二厚度。再者，在本實施例中，漂移氧化區44並未鄰接第一溝槽45；根據本發明，漂移氧化區44介於第一溝槽45與第二溝槽45’之間，但不需要與第一溝槽45或第二溝槽45’直接連接。
請參考第5圖，其顯示本發明的第四個實施例。第5圖顯示高壓元件500的剖視示意圖。如第5圖所示，高壓元件500包含：半導體層51’、井區52、絕緣結構53、漂移氧化區54、本體區56、本體極56’、閘極57、源極58、汲極59以及頂層521。半導體層51’形成於基板51上，半導體層51’於垂直方向(如第5圖中之實線箭號方向所示意，下同)上，具有相對之上表面51a與下表面51b。基板51例如但不限於為P型或N型的半導體矽基板。半導體層51’例如以磊晶的步驟，形成於基板51上，或是以部分基板51作為半導體層51’。形成半導體層51’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第5圖，其中，絕緣結構53形成於上表面51a上並連接於上表面51a，用以定義操作區53a。絕緣結構53並不限於如第5圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區54形成於該上表面51a上並連接於上表面51a，且位於操作區53a中之部分漂移區52a(如第5圖中虛線框所示意)的正上方，並連接於漂移區52a。漂移氧化區54例如可以利用與絕緣結構53相同的製程步驟形成而同時完成。
如第5圖中粗虛折線所示意，半導體層51’具有第一溝槽55與第二溝槽55’。在一種較佳的實施例中，在形成井區52之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽55與第二溝槽55’，使得漂移氧化區54之底面54a高於第一溝槽55之第一溝槽底面55a與第二溝槽55’之第二溝槽底面55’a。在一種較佳的實施例中，安排高濃度區52’鄰接於第一溝槽55與第二溝槽55’下。如此，高壓元件500導通操作時，第一導電型載子在漂移區52a流動時主要的通道，將在高濃度區52’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽55與第二溝槽55’之深度小於1微米。
井區52具有第一導電型，形成於半導體層51’之操作區53a中，且於垂直方向上，井區52位於上表面51a下並連接於上表面51a。在一種較佳的實施例中，井區52包含高濃度區52’。高濃度區52’之第一導電型雜質摻雜濃度高於井區52除高濃度區52’之外的其他部分之第一導電型雜質摻雜濃度。井區52例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區52’。在一種較佳的實施例中，高濃度區52’連接本體區56，並在高壓元件500導通操作時，作為第一導電型載子在漂移區52a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區56具有第二導電型，形成於操作區53a的井區52中，且於垂直方向上，本體區56位於上表面51a下並連接於上表面51a，本體區56於通道方向上(如圖中虛線箭號所示意，下同)接觸井區52中的高濃度區52’。本體極56’具有第二導電型，用以作為本體區56之電性接點，於垂直方向上，本體極56’形成於上表面51a下並連接於上表面51a之本體區56中。閘極57形成於半導體層51’之上表面51a上的操作區53a中，且於垂直方向上，部分本體區56位於閘極57正下方並連接於閘極57，以提供高壓元件500在導通操作中之反轉區，反轉區56a位於第一溝槽55正下方。
請繼續參閱第5圖，源極58與汲極59具有第一導電型，於垂直方向上，源極58與汲極59形成於上表面51a下並連接於上表面51a之操作區53a中，且源極58與汲極59分別位於閘極57在通道方向之外部下方之本體區56中與遠離本體區56側之井區52中，且於通道方向上，漂移區52a位於汲極59與本體區56之間，靠近上表面51a之井區52中，用以作為高壓元件500在導通操作中之漂移電流通道。
請繼續參閱第5圖，頂層521具有第二導電型，形成於漂移氧化區54正下方之井區52中，且連接漂移氧化區54。頂層521用以提高高壓元件500的崩潰防護電壓。在一種較佳的實施型態中，頂層521為浮接或電連接至源極58。頂層521為浮接時，可降低高壓元件500之導通電阻並提高崩潰防護電壓。當頂層521為電連接至源極58時，頂層521與其週圍的井區52形成超級接面(super junction)，亦可降低高壓元件500之導通電阻並提高崩潰防護電壓。
需說明的是，在一種較佳的實施例中，閘極57包括與上表面連接的介電層571、具有導電性的導電層572、以及具有電絕緣特性之間隔層573。其中，介電層571形成於本體區56上及井區52上，並連接於本體區56與井區52。導 電層572用以作為閘極57之電性接點，形成所有介電層上並連接於介電層。間隔層573形成於導電層572之兩側以作為閘極57之兩側之電性絕緣層。
本實施例與第三個實施例不同之處在於，在本實施例中，漂移氧化區54並未鄰接第二溝槽55’。
請參考第6圖，其顯示本發明的第五個實施例。第6圖顯示高壓元件600的剖視示意圖。如第6圖所示，高壓元件600包含：半導體層61’、井區62、絕緣結構63、漂移氧化區64、本體區66、本體極66’、閘極67、源極68、汲極69以及頂層621。半導體層61’形成於基板61上，半導體層61’於垂直方向(如第6圖中之實線箭號方向所示意，下同)上，具有相對之上表面61a與下表面61b。基板61例如但不限於為P型或N型的半導體矽基板。半導體層61’例如以磊晶的步驟，形成於基板61上，或是以部分基板61作為半導體層61’。形成半導體層61’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第6圖，其中，絕緣結構63形成於上表面61a上並連接於上表面61a，用以定義操作區63a。絕緣結構63並不限於如第6圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區64形成於該上表面61a上並連接於上表面61a，且位於操作區63a中之部分漂移區62a(如第6圖中虛線框所示意)的正上方，並連接於漂移區52a。在本實施例中，漂移氧化區54例如可以為化學氣相沉積(chemical vapor deposition,CVD)氧化區。
如第6圖中粗虛折線所示意，半導體層61’具有第一溝槽65與第二溝槽65’。在一種較佳的實施例中，在形成井區62之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽65與第二溝槽65’，使得漂移氧化區64之底面64a高於第一溝槽65之第一溝槽底面65a與第二溝槽65’之第二溝槽底面65’a。在一種較佳的實施例中，安排高濃度區62’鄰接於第一溝槽65與第二溝槽65’下。如此，高壓 元件600導通操作時，第一導電型載子在漂移區62a流動時主要的通道，將在高濃度區62’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽65與第二溝槽65’之深度小於1微米。
井區62具有第一導電型，形成於半導體層61’之操作區63a中，且於垂直方向上，井區62位於上表面61a下並連接於上表面61a。在一種較佳的實施例中，井區62包含高濃度區62’。高濃度區62’之第一導電型雜質摻雜濃度高於井區62除高濃度區62’之外的其他部分之第一導電型雜質摻雜濃度。井區62例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區62’。在一種較佳的實施例中，高濃度區62’連接本體區66，並在高壓元件600導通操作時，作為第一導電型載子在漂移區62a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區66具有第二導電型，形成於操作區63a的井區62中，且於垂直方向上，本體區66位於上表面61a下並連接於上表面61a，本體區66於通道方向上(如圖中虛線箭號所示意，下同)接觸井區62中的高濃度區62’。本體極66’具有第二導電型，用以作為本體區66之電性接點，於垂直方向上，本體極66’形成於上表面61a下並連接於上表面61a之本體區66中。閘極67形成於半導體層61’之上表面61a上的操作區63a中，且於垂直方向上，部分本體區66位於閘極67正下方並連接於閘極67，以提供高壓元件600在導通操作中之反轉區，反轉區66a位於第一溝槽65正下方。
請繼續參閱第6圖，源極68與汲極69具有第一導電型，於垂直方向上，源極68與汲極69形成於上表面61a下並連接於上表面61a之操作區63a中，且源極68與汲極69分別位於閘極67在通道方向之外部下方之本體區66中與遠離本體區66側之井區62中，且於通道方向上，漂移區62a位於汲極69與本體區66之 間，靠近上表面61a之井區62中，用以作為高壓元件600在導通操作中之漂移電流通道。
請繼續參閱第6圖，頂層621具有第二導電型，形成於漂移氧化區64正下方之井區62中，且連接漂移氧化區64。頂層621用以提高高壓元件600的崩潰防護電壓。在一種較佳的實施型態中，頂層621為浮接或電連接至源極68。頂層621為浮接時，可降低高壓元件600之導通電阻並提高崩潰防護電壓。當頂層621為電連接至源極68時，頂層621與其週圍的井區62形成超級接面(super junction)，亦可降低高壓元件600之導通電阻並提高崩潰防護電壓。
請參考第7圖，其顯示本發明的第六個實施例。第7圖顯示高壓元件700的剖視示意圖。如第7圖所示，高壓元件700包含：半導體層71’、井區72、絕緣結構73、漂移氧化區74、本體區76、本體極76’、閘極77、源極78、汲極79以及頂層721。半導體層71’形成於基板71上，半導體層71’於垂直方向(如第7圖中之實線箭號方向所示意，下同)上，具有相對之上表面71a與下表面71b。基板71例如但不限於為P型或N型的半導體矽基板。半導體層71’例如以磊晶的步驟，形成於基板71上，或是以部分基板71作為半導體層71’。形成半導體層71’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第7圖，其中，絕緣結構73形成於上表面71a上並連接於上表面71a，用以定義操作區73a。絕緣結構73並不限於如第7圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區74形成於該上表面71a上並連接於上表面71a，且位於操作區73a中之部分漂移區72a(如第7圖中虛線框所示意)的正上方，並連接於漂移區72a。在本實施例中，漂移氧化區74例如可以為化學氣相沉積(chemical vapor deposition,CVD)氧化區。
如第7圖中粗虛折線所示意，半導體層71’具有第一溝槽75。在一種較佳的實施例中，在形成井區72之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽75，使得漂移氧化區74之底面74a高於第一溝槽75之第一溝槽底面75a。在一種較佳的實施例中，安排高濃度區72’鄰接於第一溝槽底面75a下。如此，高壓元件700導通操作時，第一導電型載子在漂移區72a流動時主要的通道，將在高濃度區72’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽75之深度小於1微米。
井區72具有第一導電型，形成於半導體層71’之操作區73a中，且於垂直方向上，井區72位於上表面71a下並連接於上表面71a。在一種較佳的實施例中，井區72包含高濃度區72’。高濃度區72’之第一導電型雜質摻雜濃度高於井區72除高濃度區72’之外的其他部分之第一導電型雜質摻雜濃度。井區72例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區72’。在一種較佳的實施例中，高濃度區72’連接本體區76，並在高壓元件400導通操作時，作為第一導電型載子在漂移區72a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區76具有第二導電型，形成於操作區73a的井區72中，且於垂直方向上，本體區76位於上表面71a下並連接於上表面71a，本體區76於通道方向上(如圖中虛線箭號所示意，下同)接觸井區72中的高濃度區72’。本體極76’具有第二導電型，用以作為本體區76之電性接點，於垂直方向上，本體極76’形成於上表面71a下並連接於上表面71a之本體區76中。閘極77形成於半導體層71’之上表面71a上的操作區73a中，且於垂直方向上，部分本體區76位於閘極77正下方並連接於閘極77，以提供高壓元件700在導通操作中之反轉區，反轉區76a位於第一溝槽75正下方。
請繼續參閱第7圖，源極78與汲極79具有第一導電型，於垂直方向上，源極78與汲極79形成於上表面71a下並連接於上表面71a之操作區73a中，且源極78與汲極79分別位於閘極77在通道方向之外部下方之井區76中與遠離井區76側之井區72中，且於通道方向上，漂移區72a位於汲極79與井區76之間，靠近上表面71a之井區72中，用以作為高壓元件700在導通操作中之漂移電流通道。
請繼續參閱第7圖，頂層721具有第二導電型，形成於漂移氧化區74正下方之井區72中，且連接漂移氧化區74。頂層721用以提高高壓元件700的崩潰防護電壓。在一種較佳的實施型態中，頂層721為浮接或電連接至源極78。頂層721為浮接時，可降低高壓元件700之導通電阻並提高崩潰防護電壓。當頂層721為電連接至源極78時，頂層721與其週圍的井區72形成超級接面(super junction)，亦可降低高壓元件700之導通電阻並提高崩潰防護電壓。
請參考第8圖，其顯示本發明的第七個實施例。第8圖顯示高壓元件800的剖視示意圖。如第8圖所示，高壓元件800包含：半導體層81’、井區82、絕緣結構83、漂移氧化區84、本體區86、本體極86’、閘極87、源極88、汲極89以及頂層821。半導體層81’形成於基板81上，半導體層81’於垂直方向(如第8圖中之實線箭號方向所示意，下同)上，具有相對之上表面81a與下表面81b。基板81例如但不限於為P型或N型的半導體矽基板。半導體層81’例如以磊晶的步驟，形成於基板81上，或是以部分基板81作為半導體層81’。形成半導體層81’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第8圖，其中，絕緣結構83形成於上表面81a上並連接於上表面81a，用以定義操作區83a。絕緣結構83並不限於如第8圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區84形成於該上表面81a上並連接於上表面81a，且位於操作區83a中之部分漂移區82a(如第8圖中虛線框所示意)的正上方，並連接 於漂移區82a。在本實施例中，漂移氧化區84例如可以為淺溝槽絕緣(shallow trench isolation,STI)結構。
如第8圖中粗虛折線所示意，半導體層81’具有第一溝槽85與第二溝槽85’。在一種較佳的實施例中，在形成井區82之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽85與第二溝槽85’，使得漂移氧化區84之底面84a高於第一溝槽85之第一溝槽底面85a與第二溝槽85’之第二溝槽底面85’a。在一種較佳的實施例中，安排高濃度區82’鄰接於第一溝槽85與第二溝槽85’下。如此，高壓元件800導通操作時，第一導電型載子在漂移區82a流動時主要的通道，將在高濃度區82’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽85與第二溝槽85’之深度小於1微米。
井區82具有第一導電型，形成於半導體層81’之操作區83a中，且於垂直方向上，井區82位於上表面81a下並連接於上表面81a。在一種較佳的實施例中，井區82包含高濃度區82’。高濃度區82’之第一導電型雜質摻雜濃度高於井區82除高濃度區82’之外的其他部分之第一導電型雜質摻雜濃度。井區82例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區82’。在一種較佳的實施例中，高濃度區82’連接本體區86，並在高壓元件800導通操作時，作為第一導電型載子在漂移區82a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
本體區86具有第二導電型，形成於操作區83a的井區82中，且於垂直方向上，本體區86位於上表面81a下並連接於上表面81a，本體區86於通道方向上(如圖中虛線箭號所示意，下同)接觸井區82中的高濃度區82’。本體極86’具有第二導電型，用以作為本體區86之電性接點，於垂直方向上，本體極86’形成於上表面81a下並連接於上表面81a之本體區86中。閘極87形成於半導體層81’之上表面81a上的操作區83a中，且於垂直方向上，部分本體區86位於閘極87正下方 並連接於閘極87，以提供高壓元件800在導通操作中之反轉區，反轉區86a位於第一溝槽85正下方。
請繼續參閱第8圖，源極88與汲極89具有第一導電型，於垂直方向上，源極88與汲極89形成於上表面81a下並連接於上表面81a之操作區83a中，且源極88與汲極89分別位於閘極87在通道方向之外部下方之本體區86中與遠離本體區86側之井區82中，且於通道方向上，漂移區82a位於汲極89與井區86之間，靠近上表面81a之井區82中，用以作為高壓元件800在導通操作中之漂移電流通道。
請繼續參閱第8圖，頂層821具有第二導電型，形成於漂移氧化區84正下方之井區82中，且連接漂移氧化區84。頂層821用以提高高壓元件800的崩潰防護電壓。在一種較佳的實施型態中，頂層821為浮接或電連接至源極88。頂層821為浮接時，可降低高壓元件800之導通電阻並提高崩潰防護電壓。當頂層821為電連接至源極88時，頂層821與其週圍的井區82形成超級接面(super junction)，亦可降低高壓元件800之導通電阻並提高崩潰防護電壓。
請參考第9圖，其顯示本發明的第八個實施例。第9圖顯示高壓元件900的剖視示意圖。如第9圖所示，高壓元件900包含：半導體層91’、埋層91”、漂移井區92、絕緣結構93、漂移氧化區94、通道井區96、井區接點96’、閘極97、源極98、汲極99以及頂層921。半導體層91’形成於基板91上，半導體層91’於垂直方向(如第9圖中之實線箭號方向所示意，下同)上，具有相對之上表面91a與下表面91b。基板91例如但不限於為P型或N型的半導體矽基板。半導體層91’例如以磊晶的步驟，形成於基板91上，或是以部分基板91作為半導體層91’。形成半導體層91’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第9圖，其中，絕緣結構93形成於上表面91a上並連接於上表面91a，用以定義操作區93a。絕緣結構93並不限於如第9圖所示之區域氧 化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區94形成於該上表面91a上並連接於上表面91a，且位於操作區93a中之部分漂移區92a(如第9圖中虛線框所示意)的正上方，並連接於漂移區92a。漂移氧化區94例如可以利用與絕緣結構93相同的製程步驟形成而同時完成。
如第9圖中粗虛折線所示意，半導體層91’具有第一溝槽95與第二溝槽95’。在一種較佳的實施例中，在形成漂移井區92與通道井區96之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽95與第二溝槽95’，使得漂移氧化區94之底面94a高於第一溝槽95之第一溝槽底面95a與第二溝槽95’之第二溝槽底面95’a。在一種較佳的實施例中，安排高濃度區92’鄰接於第一溝槽95與第二溝槽95’下。如此，高壓元件900導通操作時，第一導電型載子在漂移區92a流動時主要的通道，將在高濃度區92’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽95與第二溝槽95’之深度小於1微米。
漂移井區92具有第一導電型，形成於半導體層91’之操作區93a中，且於垂直方向上，漂移井區92位於上表面91a下並連接於上表面91a。在一種較佳的實施例中，漂移井區92包含高濃度區92’。高濃度區92’之第一導電型雜質摻雜濃度高於漂移井區92除高濃度區92’之外的其他部分之第一導電型雜質摻雜濃度。漂移井區92例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區92’。在一種較佳的實施例中，高濃度區92’連接通道井區96，並在高壓元件900導通操作時，作為第一導電型載子在漂移區92a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
通道井區96具有第二導電型，形成於操作區93a的半導體層91’中，且於垂直方向上，通道井區96位於上表面91a下並連接於上表面91a，通道井 區96於通道方向上(如圖中虛線箭號所示意，下同)鄰接漂移井區92及其中的高濃度區92’。通道井區接點96’具有第二導電型，用以作為通道井區96之電性接點，於垂直方向上，通道井區接點96’形成於上表面91a下並連接於上表面91a之通道井區96中。閘極97形成於半導體層91’之上表面91a上的操作區93a中，且於垂直方向上，部分通道井區96位於閘極97正下方並連接於閘極97，以提供高壓元件900在導通操作中之反轉區，反轉區96a位於第一溝槽95正下方。
請繼續參閱第9圖，源極98與汲極99具有第一導電型，於垂直方向上，源極98與汲極99形成於上表面91a下並連接於上表面91a之操作區93a中，且源極98與汲極99分別位於閘極97在通道方向之外部下方之通道井區96中與遠離通道井區96側之漂移井區92中，且於通道方向上，漂移區92a位於汲極99與通道井區96之間，靠近上表面91a之漂移井區92中，用以作為高壓元件900在導通操作中之漂移電流通道。
請繼續參閱第9圖，頂層921具有第二導電型，形成於漂移氧化區94正下方之漂移井區92中，且連接漂移氧化區94。頂層921用以提高高壓元件900的崩潰防護電壓。在一種較佳的實施型態中，頂層921為浮接或電連接至源極98。頂層921為浮接時，可降低高壓元件900之導通電阻並提高崩潰防護電壓。當頂層921為電連接至源極98時，頂層921與其週圍的井區92形成超級接面(super junction)，亦可降低高壓元件900之導通電阻並提高崩潰防護電壓。
請參考第10圖，其顯示本發明的第九個實施例。第10圖顯示高壓元件1000的剖視示意圖。如第10圖所示，高壓元件1000包含：半導體層101’、埋層101”、漂移井區102、絕緣結構103、漂移氧化區104、通道井區106、井區接點106’、閘極107、源極108、汲極109以及頂層1021。半導體層101’形成於基板101上，半導體層101’於垂直方向(如第10圖中之實線箭號方向所示意，下同)上，具有相對之上表面101a與下表面101b。基板101例如但不限於為P型或N型的 半導體矽基板。半導體層101’例如以磊晶的步驟，形成於基板101上，或是以部分基板101作為半導體層101’。形成半導體層101’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第10圖，其中，絕緣結構103形成於上表面101a上並連接於上表面101a，用以定義操作區103a。絕緣結構103並不限於如第10圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區104形成於該上表面101a上並連接於上表面101a，且位於操作區103a中之部分漂移區102a(如第10圖中虛線框所示意)的正上方，並連接於漂移區102a。在本實施例中，漂移氧化區104例如可以為化學氣相沉積(chemical vapor deposition,CVD)氧化區。
如第10圖中粗虛折線所示意，半導體層101’具有第一溝槽105與第二溝槽105’。在一種較佳的實施例中，在形成漂移井區102與通道井區106之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽105與第二溝槽105’，使得漂移氧化區104之底面104a高於第一溝槽105之第一溝槽底面105a與第二溝槽105’之第二溝槽底面105’a。在一種較佳的實施例中，安排高濃度區102’鄰接於第一溝槽105與第二溝槽105’下。如此，高壓元件1000導通操作時，第一導電型載子在漂移區102a流動時主要的通道，將在高濃度區102’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽105與第二溝槽105’之深度小於1微米。
漂移井區102具有第一導電型，形成於半導體層101’之操作區103a中，且於垂直方向上，漂移井區102位於上表面101a下並連接於上表面101a。在一種較佳的實施例中，漂移井區102包含高濃度區102’。高濃度區102’之第一導電型雜質摻雜濃度高於漂移井區102除高濃度區102’之外的其他部分之第一導電型雜質摻雜濃度。漂移井區102例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區102’。在一種較佳的實施例中，高濃度區 102’連接通道井區106，並在高壓元件1000導通操作時，作為第一導電型載子在漂移區102a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
通道井區106具有第二導電型，形成於操作區103a的半導體層101’中，且於垂直方向上，通道井區106位於上表面101a下並連接於上表面101a，通道井區106於通道方向上(如圖中虛線箭號所示意，下同)鄰接漂移井區102及其中的高濃度區102’。通道井區接點106’具有第二導電型，用以作為通道井區106之電性接點，於垂直方向上，通道井區接點106’形成於上表面101a下並連接於上表面101a之通道井區106中。閘極107形成於半導體層101’之上表面101a上的操作區103a中，且於垂直方向上，部分通道井區106位於閘極107正下方並連接於閘極107，以提供高壓元件1000在導通操作中之反轉區，反轉區106a位於第一溝槽105正下方。
請繼續參閱第10圖，源極108與汲極109具有第一導電型，於垂直方向上，源極108與汲極109形成於上表面101a下並連接於上表面101a之操作區103a中，且源極108與汲極109分別位於閘極107在通道方向之外部下方之通道井區106中與遠離通道井區106側之漂移井區102中，且於通道方向上，漂移區102a位於汲極109與通道井區106之間，靠近上表面101a之漂移井區102中，用以作為高壓元件1000在導通操作中之漂移電流通道。
請繼續參閱第10圖，頂層1021具有第二導電型，形成於漂移氧化區104正下方之漂移井區102中，且連接漂移氧化區104。頂層1021用以提高高壓元件1000的崩潰防護電壓。在一種較佳的實施型態中，頂層1021為浮接或電連接至源極108。頂層1021為浮接時，可降低高壓元件1000之導通電阻並提高崩潰防護電壓。當頂層1021為電連接至源極108時，頂層1021與其週圍的井區102形 成超級接面(super junction)，亦可降低高壓元件1000之導通電阻並提高崩潰防護電壓。
請參考第11圖，其顯示本發明的第十個實施例。第11圖顯示高壓元件1100的剖視示意圖。如第11圖所示，高壓元件1100包含：半導體層111’、埋層111”、漂移井區112、絕緣結構113、漂移氧化區114、通道井區116、井區接點116’、閘極117、源極118、汲極119以及頂層1121。半導體層111’形成於基板111上，半導體層111’於垂直方向(如第11圖中之實線箭號方向所示意，下同)上，具有相對之上表面111a與下表面111b。基板111例如但不限於為P型或N型的半導體矽基板。半導體層111’例如以磊晶的步驟，形成於基板111上，或是以部分基板111作為半導體層111’。形成半導體層111’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第11圖，其中，絕緣結構113形成於上表面111a上並連接於上表面111a，用以定義操作區113a。絕緣結構113並不限於如第11圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區114形成於該上表面111a上並連接於上表面111a，且位於操作區113a中之部分漂移區112a(如第11圖中虛線框所示意)的正上方，並連接於漂移區112a。在本實施例中，漂移氧化區114例如可以為淺溝槽絕緣(shallow trench isolation,STI)結構。
如第11圖中粗虛折線所示意，半導體層111’具有第一溝槽115與第二溝槽115’。在一種較佳的實施例中，在形成漂移井區112與通道井區116之後，以微影製程步驟與蝕刻製程步驟，形成第一溝槽115與第二溝槽115’，使得漂移氧化區114之底面114a高於第一溝槽115之第一溝槽底面115a與第二溝槽115’之第二溝槽底面115’a。在一種較佳的實施例中，安排高濃度區112’鄰接於第一溝槽115與第二溝槽115’下。如此，高壓元件1100導通操作時，第一導電型 載子在漂移區112a流動時主要的通道，將在高濃度區112’中，以降低導通阻值。在一種較佳的實施例中，第一溝槽115與第二溝槽115’之深度小於1微米。
漂移井區112具有第一導電型，形成於半導體層111’之操作區113a中，且於垂直方向上，漂移井區112位於上表面111a下並連接於上表面111a。在一種較佳的實施例中，漂移井區112包含高濃度區112’。高濃度區112’之第一導電型雜質摻雜濃度高於漂移井區112除高濃度區112’之外的其他部分之第一導電型雜質摻雜濃度。漂移井區112例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區112’。在一種較佳的實施例中，高濃度區112’連接通道井區116，並在高壓元件1100導通操作時，作為第一導電型載子在漂移區112a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
通道井區116具有第二導電型，形成於操作區113a的半導體層111’中，且於垂直方向上，通道井區116位於上表面111a下並連接於上表面111a，通道井區116於通道方向上(如圖中虛線箭號所示意，下同)鄰接漂移井區112及其中的高濃度區112’。通道井區接點116’具有第二導電型，用以作為通道井區116之電性接點，於垂直方向上，通道井區接點116’形成於上表面111a下並連接於上表面111a之通道井區116中。閘極117形成於半導體層111’之上表面111a上的操作區113a中，且於垂直方向上，部分通道井區116位於閘極117正下方並連接於閘極117，以提供高壓元件1100在導通操作中之反轉區，反轉區116a位於第一溝槽115正下方。
請繼續參閱第11圖，源極118與汲極119具有第一導電型，於垂直方向上，源極118與汲極119形成於上表面111a下並連接於上表面111a之操作區113a中，且源極118與汲極119分別位於閘極117在通道方向之外部下方之通道井區116中與遠離通道井區116側之漂移井區112中，且於通道方向上，漂移區112a 位於汲極119與通道井區116之間，靠近上表面111a之漂移井區112中，用以作為高壓元件1100在導通操作中之漂移電流通道。
請繼續參閱第11圖，頂層1121具有第二導電型，形成於漂移氧化區114正下方之漂移井區112中，且連接漂移氧化區114。頂層1121用以提高高壓元件1100的崩潰防護電壓。在一種較佳的實施型態中，頂層1121為浮接或電連接至源極28。頂層1121為浮接時，可降低高壓元件1100之導通電阻並提高崩潰防護電壓。當頂層1121為電連接至源極118時，頂層1121與其週圍的井區112形成超級接面(super junction)，亦可降低高壓元件1100之導通電阻並提高崩潰防護電壓。
請參考第12A-12H圖，其顯示本發明的第十一個實施例。第12A-12H圖顯示高壓元件200製造方法的剖視示意圖。如第12A圖所示，首先形成半導體層21’於基板21上，半導體層21’於垂直方向(如第12A圖中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。此時第一溝槽25、絕緣結構23與漂移氧化區24尚未形成，上表面21a也就尚未完全定義出來，如圖中粗折線所示意。基板21例如但不限於為P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱第12A圖，接著，例如但不限於利用複數個離子植入製程步驟，將第一雜質摻雜至半導體層21’中，以形成井區22。井區22形成於半導體層21’之操作區23a中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。在一種較佳的實施例中，井區22包含高濃度區22’。高濃度區22’之第一導電型雜質摻雜濃度高於井區22除高濃度區22’之外的其他部分之第一導電型雜質摻雜濃度。井區22例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區22’。在一種較佳的實施例中，高濃度區22’連接本 體區26，並在高壓元件200導通操作時，作為第一導電型載子在漂移區22a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
請繼續參閱第12A圖，接著，例如但不限於利用離子植入製程步驟，將第二雜質摻雜至井區22中高濃度區22’上，以形成頂層221。頂層221具有第二導電型，形成於後續製程步驟所形成之漂移氧化區24正下方之井區22中，且連接於漂移氧化區24之底面24a。頂層221用以提高高壓元件200的崩潰防護電壓。在一種較佳的實施型態中，頂層221為浮接或電連接至源極28。頂層221為浮接時，可降低高壓元件200之導通電阻並提高崩潰防護電壓。當頂層221為電連接至源極28時，頂層221與其週圍的井區22形成超級接面(super junction)，亦可降低高壓元件200之導通電阻並提高崩潰防護電壓。
接著，請參閱第12B圖，以微影製程步驟與蝕刻製程步驟，形成第一溝槽25，其具有第一溝槽底面25a。如第12B圖所示，第一溝槽25具有深度d。在一種較佳的實施例中，第一溝槽25之深度d小於1微米。在一種較佳的實施例中，安排高濃度區22’鄰接於第一溝槽底面25a下；如此，高壓元件200導通操作時，第一導電型載子在漂移區22a流動時主要的通道，將在高濃度區22’中，以降低導通阻值。
接著，請參閱第12C圖，形成絕緣結構23與漂移氧化區24於上表面21a上並連接於上表面21a。絕緣結構23用以定義操作區23a。絕緣結構23並不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區24位於操作區23a中之漂移區22a上並連接於漂移區22a(請參閱第2A圖)。漂移氧化區24之底面24a高於第一溝槽25之第一溝槽底面25a高度h。
接著，請參閱第12D圖，形成本體區26於操作區23a的井區22中，且於垂直方向上，本體區26位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成本體區26之步驟，例如但不限於利用微影製程步驟形成光阻層261為遮罩，將第二雜質摻雜至井區22中，以形成本體區26。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二雜質，以加速離子的形式，植入井區22中，以形成本體區26。本體區26於通道方向上(如圖中虛線箭號所示意，下同)接觸井區22中的高濃度區22’。
接著，請參閱第12E圖，形成閘極27的介電層271與導電層272於半導體層21’之上表面21a上的操作區23a中，於垂直方向(如第12E圖中之實線箭號方向所示意，下同)上，部分本體區26位於閘極27的介電層271與導電層272正下方並連接於閘極27的介電層271，以提供高壓元件200在導通操作中之反轉區26a，反轉區26a位於第一溝槽25正下方。
請繼續參閱第12E圖，例如在形成閘極27的介電層271與導電層272後，形成輕摻雜區281，以避免高壓元件200於導通操作時，間隔層273下方的本體區26無法形成反轉電流通道。形成輕摻雜區281的方法，例如將第一導電型雜質摻雜至本體區26中，以形成輕摻雜區281。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入本體區26中，以形成輕摻雜區281。需說明的是，輕摻雜區281的第一導電型雜質濃度比源極28和汲極29的第一導電型雜質濃度低，因此，輕摻雜區281與源極28和汲極29重疊的部分，相對可以忽略。
接著，請參閱第12F圖，形成間隔層273於導電層272側面之外，以形成閘極27。接著，形成源極28與汲極29於上表面21a下並連接於上表面21a之操作區23a中，且源極28與汲極29分別位於閘極27在通道方向之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極 29與本體區26之間，靠近上表面21a之井區22中，用以作為高壓元件200在導通操作中之漂移電流通道，且於垂直方向上，源極28與汲極29位於上表面21a下並連接於上表面21a。源極28與汲極29具有第一導電型，形成源極28與汲極29之步驟，例如但不限於利用由微影製程步驟形成光阻層28’為遮罩，將第一導電型雜質以加速離子的形式，分別植入至本體區26中與井區22中，以形成源極28與汲極29。
接著，請參閱第12G圖。如第12G圖所示，形成本體極26’於本體區26中。本體極26’具有第二導電型，用以作為本體區26之電性接點，於垂直方向上，本體極26’形成於上表面21a下並連接於上表面21a之本體區26中。形成本體極26’之步驟，例如但不限於利用由微影製程步驟形成光阻層26”為遮罩，將第二導電型雜質摻雜至本體區26中，以形成本體極26’。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入本體區26中，以形成本體極26’。
接著，請參閱第12H圖。如第12H圖所示，移除光阻層26”以形成高壓元件200。
請參考第13A-13F圖，其顯示本發明的第十二個實施例。第13A-13F圖顯示高壓元件900製造方法的剖視示意圖。如第13A圖所示，首先形成埋層91”，形成埋層91”之步驟，例如但不限於利用微影製程步驟形成光阻層91”a為遮罩，將第一導電型雜質摻雜至基板91中，以形成埋層91”，例如但不限於利用離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入基板91中，以形成埋層91”。基板91例如但不限於為P型或N型的半導體矽基板。
接著，請參閱第13B圖，形成半導體層91’於基板91上，半導體層91’於垂直方向(如第13B圖中之實線箭號方向所示意，下同)上，具有相對之上表面91a與下表面91b。此時第一溝槽95、絕緣結構93與漂移氧化區94尚未形成， 上表面91a也就尚未完全定義出來，上表面91a如圖中粗折線所示意。半導體層91’例如以磊晶的步驟，形成於基板91上，或是以基板91的部分，作為半導體層91’。形成半導體層91’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
接著，請繼續參閱第13B圖，形成漂移井區92於半導體層91’之操作區93a中，且於垂直方向上，井區92位於上表面91a下並連接於上表面91a。在一種較佳的實施例中，漂移井區92包含高濃度區92’。高濃度區92’之第一導電型雜質摻雜濃度高於漂移井區92除高濃度區92’之外的其他部分之第一導電型雜質摻雜濃度。漂移井區92例如由複數離子植入製程步驟所形成，其中至少一離子植入製程步驟形成高濃度區92’。在一種較佳的實施例中，高濃度區92’連接通道井區96，並在高壓元件900導通操作時，作為第一導電型載子在漂移區92a流動時主要的通道。如此一來，相較於先前技術，根據本發明之高壓元件，將具有較低的導通電阻。
接著，請繼續參閱第13B圖，形成通道井區96於上表面91a下之操作區93a中，且於垂直方向上，通道井區96位於上表面91a下並連接於上表面91a。通道井區96具有第二導電型，形成通道井區96之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第二導電型雜質摻雜至半導體層91’中，以形成通道井區96。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入半導體層91’中，以形成通道井區96。通道井區96於通道方向上(如圖中虛線箭號所示意，下同)接觸井區92中的高濃度區92’。
接著，請繼續參閱第13B圖，例如但不限於利用離子植入製程步驟，將第二雜質摻雜至漂移井區92中高濃度區92’上，以形成頂層921。頂層921具有第二導電型，形成於後續製程步驟所形成之漂移氧化區94正下方之漂移井區92中，且連接於漂移氧化區94之底面94a。頂層921用以提高高壓元件900的崩 潰防護電壓。在一種較佳的實施型態中，頂層921為浮接或電連接至源極98。頂層921為浮接時，可降低高壓元件900之導通電阻並提高崩潰防護電壓。當頂層921為電連接至源極98時，頂層921與其週圍的井區92形成超級接面(super junction)，亦可降低高壓元件900之導通電阻並提高崩潰防護電壓。
接著，請參閱第13C圖，以微影製程步驟與蝕刻製程步驟，形成第一溝槽95與第二溝槽95’，其分別具有第一溝槽底面95a與第二溝槽底面95’a。如第13C圖所示，第一溝槽25具有深度d。在一種較佳的實施例中，第一溝槽95之深度d小於1微米。在一種較佳的實施例中，安排高濃度區92’鄰接於第一溝槽底面95a與第二溝槽底面95’a下；如此，高壓元件900導通操作時，第一導電型載子在漂移區92a流動時主要的通道，將在高濃度區92’中，以降低導通阻值。
接著，請參閱第13D圖，形成絕緣結構93與漂移氧化區94於上表面91a上並連接於上表面91a。絕緣結構93用以定義操作區93a。絕緣結構93並不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。漂移氧化區94位於操作區93a中之漂移區92a上並連接於漂移區92a(請參閱第9圖)。漂移氧化區94之底面94a高於第一溝槽95之第一溝槽底面95a與第二溝槽95’之第二溝槽底面95’a高度h。
接著，請參閱第13E圖，形成閘極97的介電層971與導電層972於半導體層91’之上表面91a上的操作區93a中，於垂直方向(如第13E圖中之實線箭號方向所示意，下同)上，部分通道井區96位於閘極97的介電層971與導電層972正下方並連接於閘極97的介電層971，以提供高壓元件900在導通操作中之反轉區96a，反轉區96a位於第一溝槽95正下方。
請繼續參閱第13E圖，例如在形成閘極97的介電層971與導電層972後，形成輕摻雜區981，以避免高壓元件900於導通操作時，間隔層973下方的通道井區96無法形成反轉電流通道。形成輕摻雜區981的方法，例如將第一導 電型雜質摻雜至通道井區96中，以形成輕摻雜區981，如果是無光阻層阻擋的全面性植入(blanket implantation)，在汲極99的區域也會形成輕摻雜區981。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入通道井區96中，以形成輕摻雜區981。需說明的是，輕摻雜區981的第一導電型雜質濃度比源極98和汲極99的第一導電型雜質濃度低，因此，輕摻雜區981與源極98和汲極99重疊的部分，相對可以忽略。
接著，請參閱第13F圖，形成間隔層973於導電層972側面之外，以形成閘極97。接著，形成源極98與汲極99於上表面91a下並連接於上表面91a之操作區93a中，且源極98與汲極99分別位於閘極97在通道方向之外部下方之通道井區96中與遠離通道井區96側之漂移井區92中，且於通道方向上，漂移區92a位於汲極99與通道井區96之間，靠近上表面91a之漂移井區92中，用以作為高壓元件900在導通操作中之漂移電流通道，且於垂直方向上，源極98與汲極99位於上表面91a下並連接於上表面91a。源極98與汲極99具有第一導電型，形成源極98與汲極99之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第一導電型雜質以加速離子的形式，分別植入至通道井區96中與漂移井區92中，以形成源極98與汲極99。
接著，請繼續參閱第13F圖。如第13F圖所示，形成井區接點96’於通道井區96中。井區接點96’具有第二導電型，用以作為通道井區96之電性接點，於垂直方向上，井區接點96’形成於上表面91a下並連接於上表面91a之通道井區96中。形成井區接點96’之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第二導電型雜質摻雜至通道井區96中，以形成井區接點96’。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入通道井區96中，以形成井區接點96’。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。

Claims (30)

  1. 一種高壓元件，包含：一半導體層，形成於一基板上，該半導體層具有一第一溝槽；一井區，具有一第一導電型，形成於該半導體層中；一本體區，具有一第二導電型，形成於該井區中；一閘極，形成於該井區上方並連接於該井區；一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；一漂移氧化區，形成於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及一頂層，具有該第二導電型，形成於該漂移氧化區正下方該井區中，且連接該漂移氧化區；其中，該源極與該井區間之部分該本體區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
  2. 如申請專利範圍第1項所述之高壓元件，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
  3. 如申請專利範圍第1項所述之高壓元件，其中該閘極包括：一介電層，形成於該本體區上及該井區上，並連接於該本體區與該井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
  4. 如申請專利範圍第3項所述之高壓元件，其中該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
  5. 如申請專利範圍第1項所述之高壓元件，其中該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
  6. 如申請專利範圍第1或5項所述之高壓元件，其中該井區包括一高濃度區，連接於該本體區，該高濃度區之雜質摻雜濃度高於該井區其他部分之雜質摻雜濃度。
  7. 如申請專利範圍第1項所述之高壓元件，其中該第一溝槽之一深度小於1微米。
  8. 如申請專利範圍第1項所述之高壓元件，其中該頂層為浮接或電連接至該源極。
  9. 一種高壓元件製造方法，包含：形成一半導體層於一基板上，該半導體層於具有一第一溝槽；形成一井區於該半導體層中，該井區具有一第一導電型；形成一本體區於該井區中，該本體區具有一第二導電型；形成一閘極於該井區上方並連接於該井區；形成一源極與一汲極分別位於該閘極之外部不同側下方之該本體區中與該井區中，該源極與該汲極具有該第一導電型；其中，該本體區與該汲極之間之部分該井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；形成一漂移氧化區於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及形成一頂層於該漂移氧化區正下方該井區中，且連接該漂移氧化區，該頂層具有該第二導電型；其中，該源極與該井區間之部分該本體區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
  10. 如申請專利範圍第9項所述之高壓元件製造方法，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
  11. 如申請專利範圍第9項所述之高壓元件製造方法，其中該閘極包括：一介電層，形成於該本體區上及該井區上，並連接於該本體區與該井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
  12. 如申請專利範圍第11項所述之高壓元件製造方法，其中該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
  13. 如申請專利範圍第9項所述之高壓元件製造方法，其中該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
  14. 如申請專利範圍第9或13項所述之高壓元件製造方法，其中該井區包括一高濃度區，連接於該本體區，該高濃度區之雜質摻雜濃度高於該井區其他部分之雜質摻雜濃度。
  15. 如申請專利範圍第9項所述之高壓元件製造方法，其中該第一溝槽之一深度小於1微米。
  16. 如申請專利範圍第9項所述之高壓元件製造方法，其中該頂層為浮接或電連接至該源極。
  17. 一種高壓元件，包含：一半導體層，形成於一基板上，該半導體層具有一第一溝槽；一漂移井區，具有一第一導電型，形成於該半導體層中；一通道井區，具有一第二導電型，形成於該半導體層中，於一通道方向上，該通道井區與該漂移井區鄰接；一埋層，具有該第一導電型，形成於該通道井區下方且與該通道井區連接；一閘極，形成於部分該通道井區以及部分該漂移井區上方並連接於該通道井區以及該漂移井區；一源極與一汲極，具有該第一導電型，該源極與該汲極分別位於該閘極之外部不同側下方之該通道井區中與該漂移井區中；其中，該通道井區與該汲極之間之部分該漂移井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；一漂移氧化區，形成於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及一頂層，具有該第二導電型，形成於該漂移氧化區正下方該漂移井區中，且連接該漂移氧化區；其中，該源極與該漂移井區間之部分該通道井區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
  18. 如申請專利範圍第17項所述之高壓元件，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
  19. 如申請專利範圍第17項所述之高壓元件，其中該閘極包括：一介電層，形成於該通道井區上及該漂移井區上，並連接於該通道井區與該漂移井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
  20. 如申請專利範圍第17項所述之高壓元件，其中該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
  21. 如申請專利範圍第17項所述之高壓元件，其中該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該漂移井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
  22. 如申請專利範圍第17或21項所述之高壓元件，其中該漂移井區包括一高濃度區，連接於該通道井區，該高濃度區之雜質摻雜濃度高於該漂移井區其他部分之雜質摻雜濃度。
  23. 如申請專利範圍第17項所述之高壓元件，其中該頂層為浮接或電連接至該源極。
  24. 一種高壓元件製造方法，包含：形成一半導體層於一基板上，該半導體層於具有一第一溝槽；形成一漂移井區於該半導體層中，該井區具有一第一導電型；形成一通道井區於該半導體層中，具有一第二導電型，於一通道方向上，該通道井區與該漂移井區鄰接；形成一埋層於該通道井區下方且與該通道井區連接，該埋層具有該第一導電型；形成一閘極於部分該通道井區以及部分該漂移井區上方並連接於該通道井區以及該漂移井區；形成一源極與一汲極分別位於該閘極之外部不同側下方之該通道井區中與該漂移井區中，該源極與該汲極具有該第一導電型；其中，該通道井區與該汲極之間之部分該漂移井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；形成一漂移氧化區於該漂移區正上方，且該漂移氧化區之一底面高於該第一溝槽之一第一溝槽底面；以及形成一頂層於該漂移氧化區正下方該漂移井區中，且連接該漂移氧化區，該頂層具有該第二導電型；其中，該源極與該漂移井區間之部分該通道井區定義一反轉區，用以作為該高壓元件在該導通操作中之一反轉電流通道，該反轉區位於該第一溝槽正下方。
  25. 如申請專利範圍第24項所述之高壓元件製造方法，其中該漂移氧化區包括一區域氧化(local oxidation of silicon,LOCOS)結構、一淺溝槽絕緣(shallow trench isolation,STI)結構或一化學氣相沉積(chemical vapor deposition,CVD)氧化區。
  26. 如申請專利範圍第24項所述之高壓元件製造方法，其中該閘極包括：一介電層，形成於該通道井區上及該漂移井區上，並連接於該通道井區與該漂移井區；一導電層，用以作為該閘極之電性接點，形成所有該介電層上並連接於該介電層；以及一間隔層，形成於該導電層之兩側以作為該閘極之兩側之電性絕緣層。
  27. 如申請專利範圍第24項所述之高壓元件製造方法，其中該介電層包括一第一部份與一第二部分，其中，該第一部分具有一第一厚度，位於該反轉區正上方並連接該反轉區，該第二部分具有一第二厚度，位於該漂移區正上方並連接該漂移區，其中該第一厚度小於該第二厚度。
  28. 如申請專利範圍第24項所述之高壓元件製造方法，其中該半導體層更包含一第二溝槽，且該漂移氧化區介於該第一溝槽與該第二溝槽之間，其中該汲極位於該第二溝槽下之該漂移井區中，且該漂移氧化區之該底面高於該第二溝槽之一第二溝槽底面。
  29. 如申請專利範圍第24或28項所述之高壓元件製造方法，其中該漂移井區包括一高濃度區，連接於該通道井區，該高濃度區之雜質摻雜濃度高於該漂移井區其他部分之雜質摻雜濃度。
  30. 如申請專利範圍第24項所述之高壓元件製造方法，其中該頂層為浮接或電連接至該源極。
TW107136418A 2018-10-16 2018-10-16 高壓元件及其製造方法 TWI668746B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW107136418A TWI668746B (zh) 2018-10-16 2018-10-16 高壓元件及其製造方法
US16/596,835 US20200119189A1 (en) 2018-10-16 2019-10-09 High voltage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107136418A TWI668746B (zh) 2018-10-16 2018-10-16 高壓元件及其製造方法

Publications (2)

Publication Number Publication Date
TWI668746B true TWI668746B (zh) 2019-08-11
TW202017009A TW202017009A (zh) 2020-05-01

Family

ID=68316550

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107136418A TWI668746B (zh) 2018-10-16 2018-10-16 高壓元件及其製造方法

Country Status (2)

Country Link
US (1) US20200119189A1 (zh)
TW (1) TWI668746B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171585A (zh) * 2022-02-10 2022-03-11 北京芯可鉴科技有限公司 一种ldmosfet、制备方法及芯片和电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987164B (zh) * 2020-08-25 2022-07-15 杰华特微电子股份有限公司 Ldmos器件及其制造方法
US11658240B2 (en) * 2020-10-04 2023-05-23 Globalfoundries Singapore Pte. Ltd. Semiconductor transistors on multi-layered substrates
CN117637840A (zh) * 2022-08-15 2024-03-01 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法
CN115274858B (zh) * 2022-09-30 2023-01-17 北京芯可鉴科技有限公司 Ldmos器件、ldmos器件制造方法及芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853099B1 (en) * 2016-09-22 2017-12-26 Richtek Technology Corporation Double diffused metal oxide semiconductor device and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781195B2 (en) * 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
US7468537B2 (en) * 2004-12-15 2008-12-23 Texas Instruments Incorporated Drain extended PMOS transistors and methods for making the same
US20060286757A1 (en) * 2005-06-15 2006-12-21 John Power Semiconductor product and method for forming a semiconductor product
JP3897801B2 (ja) * 2005-08-31 2007-03-28 シャープ株式会社 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
US9024380B2 (en) * 2012-06-21 2015-05-05 Freescale Semiconductor, Inc. Semiconductor device with floating RESURF region
US9698260B1 (en) * 2015-12-31 2017-07-04 Globalfoundries Singapore Pte. Ltd. High voltage device with low Rdson

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853099B1 (en) * 2016-09-22 2017-12-26 Richtek Technology Corporation Double diffused metal oxide semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114171585A (zh) * 2022-02-10 2022-03-11 北京芯可鉴科技有限公司 一种ldmosfet、制备方法及芯片和电路

Also Published As

Publication number Publication date
US20200119189A1 (en) 2020-04-16
TW202017009A (zh) 2020-05-01

Similar Documents

Publication Publication Date Title
TWI668746B (zh) 高壓元件及其製造方法
TWI656642B (zh) 橫向雙擴散金屬氧化物半導體元件及其製造方法
US10840368B2 (en) Semiconductor device
TWI614892B (zh) 高壓元件及其製造方法
TWI644441B (zh) 高壓元件及其製造方法
TWI673870B (zh) 高壓元件及其製造方法
CN111081775A (zh) 高压元件及其制造方法
WO2017175544A1 (ja) 半導体装置およびその製造方法
TW202111773A (zh) 高壓元件及其製造方法
TWI786976B (zh) 高壓元件、高壓控制元件及其製造方法
JP2003203923A (ja) 半導体装置およびその製造方法
JP2011249422A (ja) 半導体装置およびその製造方法
TWI665802B (zh) 高壓元件及其製造方法
TWI677094B (zh) 高壓元件及其製造方法
CN110491941B (zh) 高压元件及其制造方法
CN110838513B (zh) 高压元件及其制造方法
TWI656646B (zh) 高壓元件及其製造方法
JP2009176953A (ja) 半導体装置
TWI659539B (zh) 高壓元件及其製造方法
CN111106172A (zh) 高压元件及其制造方法
JP7252094B2 (ja) 半導体装置及びトランジスタ
CN110838512B (zh) 高压元件及其制造方法
KR100897823B1 (ko) 드레인 확장형 모스 트랜지스터의 제조방법
TW202333379A (zh) 高壓元件及其製造方法
TW202243256A (zh) 高壓元件及其製造方法