TWI478343B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明是有關於一種半導體結構及其製程，且特別是有關於一種金氧半導體結構及其製程。

在高電壓的系統中，金氧半導體元件具有高關閉崩潰電壓(breakdown voltage)以及在操作時低導通阻值(on-state resistance)是重要的，以使半導體元件能承受更高的電壓，讓更多的電流在汲極與源極之間流動，以減少元件的功率損耗。然而，高關閉崩潰電壓與高導通阻值是相伴的，關閉崩潰電壓增加，相對地也會造成導通阻值的增加，因此，在設計半導體元件時，無法使關閉崩潰電壓趨向極大值。所以，如何提高半導體元件的關閉崩潰電壓，並降低操作時的導通阻值是業界亟欲解決的問題。

本發明係有關於一種半導體結構及其製程，可藉由摻雜導電性相反的雜質來降低鄰近於汲極端的雜質濃度，使其更容易與源極端的本體區形成空乏區，以得到較高的關閉崩潰電壓與較低的導通阻值。

根據本發明之一方面，提出一種半導體結構，包括一第一導電型之基底、一第二導電型之第一井區、一第二導電型之摻雜區、一場氧化物以及一第二導電型之第二井區。第一井區形成於基底中。摻雜區形成於第一井區中， 摻雜區具有一第一雜質淨濃度。場氧化物形成於第一井區的表面區域。第二井區位於場氧化物下方，且連接於摻雜區之一側，其中第二井區具有一第二雜質淨濃度，第二雜質淨濃度小於第一雜質淨濃度。

根據本發明之另一方面，提出一種半導體製程，包括下列步驟。提供一第一導電型之基底。形成一第二導電型之第一井區於基底中。形成一第二導電型之摻雜區於第一井區中，摻雜區具有一第一雜質淨濃度。形成一第二導電型之第二井區於摻雜區中，第二井區連接於摻雜區之一側，且具有一第二雜質淨濃度，第二雜質淨濃度小於第一雜質淨濃度。形成一場氧化物於第二井區上方。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本發明之半導體結構及其製程，係藉由摻雜導電性相反的雜質來降低鄰近於汲極端的雜質濃度，以得到例如階梯狀雜質濃度的汲極摻雜區，使其更容易與源極端的本體區形成空乏區。根據低表面電場(RESURF)效應，形成空乏區於汲極端的周圍之後，在相同的距離條件下，可得到較高的關閉崩潰電壓與較低的導通阻值，且越靠近汲極端，雜質摻雜濃度越高，可避免克爾克(Kirk)效應發生，故可維持操作時的高崩潰電壓。

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。

請參照第1圖，其繪示依照本發明一實施例之半導體結構的示意圖。半導體結構例如為雙擴散金屬半導體結構，其包括一基底110、一第一井區120、一源極摻雜區130、一汲極摻雜區140、一場氧化物150以及一位於場氧化物150下方的第二井區160。基底110例如為P型基底110，第一井區120例如為N型井區，第一井區120形成於基底110中。源極摻雜區130與汲極摻雜區140位於第一井區120中。源極摻雜區130包括一本體區131以及一重摻雜區132。本體區131例如為P型本體區，重摻雜區132例如為N+摻雜區與P+摻雜區，可分別做為源極端133的接觸區或基極端134的接觸區。汲極摻雜區140之表面具有一重摻雜區141，例如為N+摻雜區，可做為汲極端143的接觸區。場氧化物150形成於第一井區120的表面區域，且位於源極摻雜區130與汲極摻雜區140之間，其材質例如為氧化矽。場氧化物150亦可為淺溝渠隔離結構，用以隔離源極摻雜區130與汲極摻雜區140。

此外，閘極結構170形成於本體區131、通道區190以及部分場氧化物150上。本實施例可調變施加至閘極結構170的電壓，以控制半導體結構100的開啟電壓或關閉半導體結構100。另外，當施加於汲極摻雜區140的電壓與施加於源極摻雜區130的電壓之間具有一偏壓時，可使電流於汲極摻雜區140與源極摻雜區130之間流動。舉例來說，在高電壓操作下，汲極摻雜區140連接至高電壓，源極摻雜區130接地。

在本實施例中，位於場氧化物150下方的第二井區160，連接於汲極摻雜區140的一側，且第二井區160具有一第二導電型之雜質濃度。舉例來說，基底110與源極摻雜區130具有第一導電型之雜質，例如為P型，而第一井區120、汲極摻雜區140及第二井區160具有與第一導電型極性相反之第二導電型之雜質，例如為N型。汲極摻雜區140具有一第一雜質淨濃度，第二井區160具有一第二雜質淨濃度，且第二雜質淨濃度小於第一雜質淨濃度。在一實施例中，可藉由摻雜例如P型雜質於部分汲極摻雜區140中以形成一第二井區160，以使第二井區160的雜質淨濃度小於汲極摻雜區140的雜質淨濃度。

請參照第1圖，更可形成一第二導電型之第三井區180於第一井區120中，第二井區160位於第三井區180與汲極摻雜區140之間，第三井區180具有一第三雜質淨濃度，且第三雜質淨濃度小於第二雜質淨濃度。舉例來說，可藉由摻雜例如P型雜質於部分第一井區120中以形成一第三井區180，以使第三井區180的雜質淨濃度小於汲極摻雜區140的雜質淨濃度。此外，第一井區120具有一第四雜質淨濃度，第四雜質淨濃度小於汲極摻雜區140之雜質淨濃度，但大於第三井區180的雜質淨濃度。

若以雜質的濃度來比較，第二導電型之雜質淨濃度由汲極摻雜區140往第三井區180例如呈階梯狀遞減。當第二導電型之雜質淨濃度呈階梯狀遞減時，越容易形成空乏區於汲極摻雜區140的周圍，使得汲極摻雜區140相對地可承受更高的崩潰電壓。

接著，請參照第2A及2D圖，其分別繪示依照本發明一實施例之半導體製程的示意圖。在第2A圖中，提供一第一導電型之基底110，並形成一第二導電型之第一井區120於基底110中。進行一摻雜製程，以形成一汲極摻雜區140於第一井區120中，汲極摻雜區140具有一第一雜質淨濃度。接著，在第2B及2C圖中，例如以一光阻101為罩幕遮蔽部分汲極摻雜區140，並進行一第一導電型(例如P型)雜質之摻雜製程，以形成一第二井區160於部分汲極摻雜區140中。第二井區160連接於汲極摻雜區140之一側，且具有一第二導電型(例如N型)之雜質淨濃度，即第二雜質淨濃度。第二雜質淨濃度小於第一雜質淨濃度。本發明雖然以N型汲極摻雜區140為範例，但本發明對此不加以限制。

此外，在第2C圖中，更可對部分第一井區120例如進行P型雜質之植入製程，以形成一第二導電型之第三井區180於第二井區160之一側，第三井區160具有第三雜質淨濃度，且第三雜質淨濃度小於第二雜質淨濃度。在本實施例中，第二井區與第三井區例如以同一光罩製程形成。

在一實施例中，第二井區160、第三井區180與P型井摻雜區182例如使用同一道光罩製程植入P型雜質。因此，不需增加製程的步驟或增加光罩的成本。

在第2C圖，由於第二井區160與第三井區180摻雜P型之雜質，可使第二導電型之雜質淨濃度呈階梯狀遞減，因此越容易形成空乏區於汲極摻雜區140的周圍，使得汲 極摻雜區140相對地可承受更高的崩潰電壓。

接著，請參照第2D圖，進行一熱氧化製程，以形成一場氧化物150於第一井區120的表面區域，且第二井區160與第三井區180位於場氧化物150的下方。場氧化物150用以隔離源極摻雜區130與汲極摻雜區140，場氧化物150例如與汲極摻雜區140的N+摻雜區141連接，且與源極摻雜區130之間具有一通道區190。此外，更可形成一閘極結構170於汲極摻雜區140的本體區131、通道區190以及部分場氧化物150上。當閘極結構170開啟半導體元件，並施加一偏壓於汲極摻雜區140與源極摻雜區130之間，可使汲極摻雜區140與源極摻雜區130之間產生一電流，並流經通道區190。在一實施例中，由於第三井區180的第二導電型雜質濃度減少而使導通阻值減少，導致較高的汲極電流產生，故可提高操作的速度。

請參照第3圖，其繪示導電阻值與崩潰電壓的曲線圖。在相同的崩潰電壓下，本發明之結構相對於傳統的結構具有更低的導通阻值。舉例來說，當崩潰電壓(Vbd)為60V時，有效面積的導通阻值(Ronsp)可由58微歐姆降到48微歐姆，因而品質因數(Ronsp/Vbd)也由0.97降到0.8。換句話說，可在半導體的尺寸縮小的情況下，仍能維持較高的崩潰電壓，進而提高產量及降低製造成本。

上述之半導體結構100可為金屬氧化半導體元件，例如垂直擴散金氧半導體(VDMOS)、側向雙擴散金氧半導體(LDMOS)或增強型擴散金氧半導體(EDMOS)元件等。然而，本發明對此不加以限制。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

101‧‧‧光阻

110‧‧‧基底

120‧‧‧第一井區

130‧‧‧源極摻雜區

131‧‧‧本體區

132‧‧‧重摻雜區

140‧‧‧汲極摻雜區

141‧‧‧重摻雜區

150‧‧‧場氧化物

160‧‧‧第二井區

170‧‧‧閘極結構

180‧‧‧第三井區

182‧‧‧P型井摻雜區

190‧‧‧通道區

第1圖繪示依照本發明一實施例之半導體結構的示意圖。

第2A及2D圖分別繪示依照本發明一實施例之半導體製程的示意圖。

第3圖繪示導電阻值與崩潰電壓的曲線圖。

100‧‧‧半導體結構

110‧‧‧基底

120‧‧‧第一井區

130‧‧‧源極摻雜區

131‧‧‧本體區

132‧‧‧重摻雜區

140‧‧‧汲極摻雜區

141‧‧‧重摻雜區

150‧‧‧場氧化物

160‧‧‧第二井區

170‧‧‧閘極結構

180‧‧‧第三井區

190‧‧‧通道區

Claims (10)

1. 一種半導體結構，包括：一第一導電型之基底；一第二導電型之第一井區，形成於該基底中；一第二導電型之摻雜區，形成於該第一井區中，該摻雜區具有一第一雜質淨濃度；一場氧化物，形成於該第一井區的表面區域；以及一第二導電型之第二井區，位於該場氧化物下方，該第二井區摻雜第一導電型雜質而形成於部分該第二導電型之摻雜區中，其中該第二井區具有一第二雜質淨濃度，該第二雜質淨濃度小於該第一雜質淨濃度。
2. 如申請專利範圍第1項所述之半導體結構，更包括一第二導電型之第三井區，該第二井區連接於該第三井區與該摻雜區之間，且該第三井區具有一第三雜質淨濃度，該第三雜質淨濃度小於該第二雜質淨濃度。
3. 如申請專利範圍第2項所述之半導體結構，其中該第一井區具有一第四雜質淨濃度，該第四雜質淨濃度小於該第一雜質淨濃度，且大於該第三雜質淨濃度。
4. 如申請專利範圍第2項所述之半導體結構，其中該第二導電型之雜質淨濃度由該摻雜區往該第三井區遞減。
5. 如申請專利範圍第1項所述之半導體結構，其中該摻雜區係為一汲極摻雜區，連接該場氧化物之一側。
6. 如申請專利範圍第1項所述之半導體結構，更包 括一閘極結構，配置於部分該場氧化物上。
7. 一種半導體製程，包括：提供一第一導電型之基底；形成一第二導電型之第一井區於該基底中；形成一第二導電型之摻雜區於該第一井區中，該摻雜區具有一第一雜質淨濃度；形成一第二導電型之第二井區，該第二井區摻雜第一導電型雜質而形成於部分該第二導電型之摻雜區中，且具有一第二雜質淨濃度，該第二雜質淨濃度小於該第一雜質淨濃度；以及形成一場氧化物於該第二井區上方。
8. 如申請專利範圍第7項所述之半導體製程，更包括形成一第二導電型之第三井區於該第一井區中，該第二井區連接於該第三井區與該摻雜區之間，且該第三井區具有一第三雜質淨濃度，該第三雜質淨濃度小於該第二雜質淨濃度，其中形成該第二導電型之第三井區的步驟包括以第一導電型雜質摻雜於部分該第一井區中，以使該第三雜質淨濃度小於該第二雜質淨濃度，該第二井區與該第三井區以同一光罩製程形成。
9. 如申請專利範圍第8項所述之半導體製程，其中該第一井區具有一第四雜質淨濃度，該第四雜質淨濃度小於該第一雜質淨濃度，且大於該第三雜質淨濃度。
10. 如申請專利範圍第8項所述之半導體製程，其中該第二導電型之雜質淨濃度由該摻雜區往該第三井區遞減，該摻雜區係為一汲極摻雜區，連接該場氧化物，該半 導體製程更包括形成一閘極結構於部分該場氧化物上。