TW201801318A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本發明之課題在於提升具有LDMOS之半導體裝置之特性。 本發明之半導體裝置在包圍汲極區域DR之n型漂移區域HNDF與n型埋入區域NBL之間設置p型半導體區域PISO，在p型半導體區域PISO與包圍源極區域SR之p型井區域PWL之間，以與p型半導體區域PISO和p型井區域PWL重疊之方式設置p型半導體區域H1PW。藉由在n型埋入區域NBL之上設置p型半導體區域PISO，可確保負輸入耐壓。進而，可增大源極區域SR與p型半導體區域PISO之間的電位差，可快速地進行電洞之抽除。又，藉由設置p型半導體區域H1PW，可確保經由p型半導體區域H1PW流動之電洞電流之路徑。藉此，可提升導通耐壓。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，例如係可適宜地利用於具有LDMOS電晶體之半導體裝置者。
在LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor(橫向擴散金屬氧化物半導體場效電晶體)、LDMOS電晶體、橫向擴散MOSFET、LDMISFET、以下簡稱為「LDMOS」)中，採用RESURF(REduced SURface Field，降低表面電場)型MOS電晶體。業界已研究在半導體基板之表面形成厚的氧化膜，藉由使閘極電極之汲極側邊緣配置在該氧化膜上來緩和閘極電極之汲極側邊緣下之電場強度的構造。 例如，在專利文獻1(日本特開2011-003608號公報)中，揭示有在n+ 埋入區域與p- 磊晶區域之間、形成具有較p- 磊晶區域更高之p型雜質濃度之p+ 埋入區域的LDMOS電晶體。 又，在專利文獻2(日本特表2011-514675號公報)中，揭示有形成於被分離之P型區域之N通道LDMOS。該N通道LDMOS具有：N+汲極區域、閘極、閘極氧化膜層、N+源極區域、及P+主體接觸區域。而且，在源極區域之下配置有深的P型區域。 又，在專利文獻3(日本特表2006-505136號公報)中，揭示有具有半導體基板上方之電性浮游半導體區域、與位於其上方之P型主體區域和N型漂移區域的RESURF電晶體。而且，在施加逆向偏壓之際，N型漂移區域與電性浮游半導體區域之間的半導體區域空乏化。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2011-003608號公報 [專利文獻2]日本特表2011-514675號公報 [專利文獻3]日本特表2006-505136號公報
[發明所欲解決之問題] 在本發明者所研究之LDMOS中，已經判明在其構成上，具有進一步改善之餘地。 例如，在專利文獻1(日本特開2011-003608號公報)所示之LDMOS電晶體中，存在有伴隨著閘極寬之增大，而導通耐壓降低之傾向。又，在專利文獻3(日本特表2006-505136號公報)所示之電晶體構造中，無法確保充分之負輸入耐壓。 如此般，期待能有可改善導通耐壓及負輸入耐壓之LDMOS之構成的研究。 本發明之其他課題與新穎的特徵可由本說明書之記述及附圖而明確化。 [解決問題之技術手段] 若簡單地說明本申請案中所揭示之實施方式之中、具有代表性者之概要，則如下所述。 在本申請案中揭示之一個實施方式所示之半導體裝置係具有包圍汲極區域之第1導電型之第1半導體區域、與包圍源極區域之第2導電型之第2半導體區域的LDMOS。而且，在第1半導體區域之下方，具有第2導電型之第3半導體區域，在該第3半導體區域與第2半導體區域之間，以與第3半導體區域和第2半導體區域重疊之方式具有第2導電型之第4半導體區域。 [發明之效果] 根據本申請案中所揭示之以下所示之代表性實施方式所示之半導體裝置，可提升半導體裝置之特性。 根據本申請案中所揭示之以下所示之代表性實施方式所示之半導體裝置之製造方法，可製造特性良好的半導體裝置。
在下述之實施方式中，為便於說明，在有必要時係分割為複數個部分或實施方式而說明，除特別明示之情形以外，其等並非係彼此無關者，而為其一者是其另一者之一部分或全部之變化例、應用例、細節說明、補充說明等之關係。又，在下述之實施方式中，在言及要件之數目等(包含個數、數值、量、範圍等)時，除特別明示之情形及在原理上明確地限定於特定之數目之情形等以外，並未限定於該特定之數目，即可為特定之數目以上亦可為以下。 再者，在下述之實施方式中，其構成要件(包含要件步驟等)除特別明示之情形及被認為在原理上明確為必須之情形外，並不一定為必須者。相同地，在下述之實施方式中，在言及構成要件等之形狀、位置關係等時，除特別明示之情形及被認為在原理上明確地並非如此之情形外，係包含實質上與其形狀等近似或類似者等。此一事宜針對上述數目等(包含個數、數值、量、範圍等)亦相同。 以下，基於圖式詳細地說明本發明之實施方式。又，在用於說明實施方式之所有圖式中，對具有相同之機能的構件賦予相同或相關聯之符號，而省略其重複之說明。又，在有複數個類似之構件(部位)之情形時，存在有對總稱之符號追加記號來表示個別或特定之部位的情形。又，在以下之實施方式中，除了在特別必要時以外，對相同或同樣之部分之說明原則上不予重複。 又，在實施方式所使用之圖式中，即便在剖視圖中，亦有為便於觀察圖式而省略陰影線之情形。又，即便在平面圖中，亦有為便於觀察圖式而附加陰影線之情形。 此外，在剖視圖及平面圖中，各部位之大小並非與實際元件對應者，為了使圖式便於理解，而存在有將特定之部位相對地放大顯示之情形。另外，即便在平面圖與剖視圖相對應之情形下，亦有將各部位之大小改變而顯示之情形。 (實施方式1) 以下，一邊參照圖面一邊詳細地說明本實施方式之半導體裝置。 [構造說明] 圖1係顯示本實施方式之半導體裝置之構成的剖視圖，圖2係顯示本實施方式之半導體裝置之構成的示意性平面圖。圖1係例如對應於圖2之A-A剖面部。圖2之上圖主要顯示p- 型之磊晶層PEP之主表面之平面配置，圖2之下圖係顯示p- 型之磊晶層PEP之下部之半導體區域之平面配置者。 圖1及圖2所示之半導體裝置係具有n通道型之LDMOS電晶體的半導體裝置。又，LDMOS電晶體亦有被稱為橫型功率MOSFET之情形。 本實施方式之半導體裝置係形成於在支持基板S上形成有p- 型之磊晶層(半導體層)PEP的半導體基板S1上(參照圖16)。在支持基板S與p- 型之磊晶層PEP之邊界部之附近，形成有n型埋入區域(n型半導體區域)NBL。又，亦可省略p- 型之磊晶層PEP，而將半導體裝置形成在包含半導體之基板的主表面上。 圖1所示之半導體裝置具有：閘極電極GE，其在半導體基板S1(p- 型之磊晶層PEP)之上方介隔以閘極絕緣膜GOX而形成；與源極區域SR及汲極區域DR，其形成於閘極電極GE之兩側(在圖1、圖2中為紙面之右及左方向)。 源極區域SR係形成於p型井區域(p型半導體區域、p型主體區域)PWL中。換言之，以包圍源極區域SR之方式形成p型井區域PWL。p型井區域PWL係較p- 型之磊晶層PEP雜質濃度更高之區域。又，汲極區域DR係形成於n型漂移區域(n型半導體區域)HNDF中。換言之，以包圍汲極區域DR之方式形成n型漂移區域HNDF。該n型漂移區域HNDF係較汲極區域DR雜質濃度更低之區域。又，在該n型漂移區域HNDF中，形成有汲極絕緣區域(場汲極區域)STId。 而且，在源極區域(n+ 型半導體區域、n型雜質區域、n型擴散區域)SR及汲極區域(n+ 型半導體區域、n型雜質區域、n型擴散區域)DR間之p型半導體區域(PEP、PWL)成為通道形成區域。藉由在該通道形成區域與汲極區域DR之間，設置n型漂移區域HNDF及汲極絕緣區域STId，可緩和在閘極電極GE之汲極區域DR側之端部之電場(場板效果)。藉此，能夠使LDMOS高耐壓化。 此處，在本實施方式中，在n型漂移區域HNDF與n型埋入區域NBL之間，設置有p型半導體區域(p型接合分離部)PISO。而且，進而在p型半導體區域PISO與p型井區域PWL之間，設置有p型半導體區域H1PW。該p型半導體區域H1PW位於較p型半導體區域PISO更淺之位置，p型半導體區域H1PW與p型半導體區域PISO在平面觀察下，以局部重疊之方式配置。p型半導體區域H1PW與p型半導體區域PISO之重疊區域(交疊區域)以「OR」表示。又，該p型半導體區域H1PW位於較p型井區域PWL更深之位置，且p型半導體區域H1PW與p型井區域PWL在平面觀察下，以局部重疊之方式配置。 如此般，藉由在n型埋入區域NBL之上設置p型半導體區域PISO，可確保負輸入耐壓。 而且，進而在本實施方式中，藉由在高汲極電壓下之電晶體動作中，僅在n型漂移區域HNDF之下部設置p型半導體區域PISO，而可縮短經由p型半導體區域PISO流動之電洞電流之路徑。又，可增大源極區域SR與p型半導體區域PISO之間的電位差。利用該等之效果，可快速地進行電洞之抽除。又，藉由設置p型半導體區域H1PW，可確保經由p型半導體區域H1PW流動之電洞電流之路徑。藉此，可提升導通耐壓。 圖3～圖6係顯示本實施方式之半導體裝置之又一構成的剖視圖或平面圖。在圖3～圖5中，係顯示源極區域SR、汲極區域DR及閘極電極GE對稱於汲極區域DR而配置之半導體裝置。圖3係例如對應於圖4之A-A部及其延長線部之剖面部。圖4係主要顯示p- 型之磊晶層PEP之下部之構成部位的平面配置，圖5係顯示n型漂移區域HNDF、p型半導體區域PISO、p型井區域PWL及p型半導體區域H1PW的平面配置。 由於圖3所示之半導體裝置係將圖1所示之各構成部分對稱於汲極區域DR而配置者，故對與圖1對應之部分賦予相同符號而省略其說明。圖4、圖5係圖3所示之各構成部分之平面配置例。如圖4所示般，在平面觀察下在矩形環狀之主體接觸區域BC之內側配置有源極區域SR。而且，在源極區域SR之內側，配置有矩形環狀之p型井區域PWL之露出面。在該矩形環狀之p型井區域PWL之內側，配置有矩形環狀之p- 型之磊晶層PEP之露出面。在矩形環狀之p- 型之磊晶層PEP之露出面之內側，配置有矩形環狀之n型漂移區域HNDF之露出面。在矩形環狀之n型漂移區域HNDF之內側，配置有矩形環狀之汲極絕緣區域STId。又，在矩形環狀之汲極絕緣區域STId之內側，配置有汲極區域DR。亦即，汲極區域DR在矩形之汲極絕緣區域STId之中央，配置為在Y方向上延伸之矩形。又，如圖5所示般，在平面觀察下n型漂移區域HNDF係配置為矩形，而p型井區域PWL係以包圍n型漂移區域HNDF之方式配置為矩形環狀。又，在n型漂移區域HNDF之下，p型半導體區域PISO配置為矩形，在p型半導體區域PISO與p型井區域PWL之間，以與該等為一部分重疊之方式呈矩形環狀地配置有p型半導體區域H1PW。p型半導體區域PISO與p型半導體區域H1PW之重疊區域OR(圖5中之灰色部)係配置為矩形環狀。又，閘極電極GE在源極區域SR與汲極區域DR之間配置為矩形環狀。 如此般，以汲極區域DR為中心，各構成部分配置為環狀(圖4、圖5)。將以該圖4所示之汲極區域DR為中心由矩形環狀之主體接觸區域BC所包圍之區域作為一個單位，而稱為指形部區域(單元區域)FR。例如，在圖6所示之平面圖中，3個指形部區域FR係在X方向上並排配置。而且，以包圍在X方向上並排之3個指形部區域FR之方式配置有深絕緣區域DTI(參照圖1)。如此般，藉由以深絕緣區域DTI包圍，而可將該元件(LDMOS)與其他元件電性分割。又，圖1亦對應於圖6之A-A剖面部。 在3個指形部區域FR之閘極電極GE、源極區域SR及汲極區域DR，被施加相同信號(電位)，由深絕緣區域DTI包圍之3個指形部區域FR構成單一之元件(LDMOS)。汲極絕緣區域STId、絕緣區域STI及深絕緣區域DTI包含被埋入分離槽內之絕緣膜。深絕緣區域DTI包含被埋入較汲極絕緣區域STId更深之分離槽的絕緣膜。又，由深絕緣區域DTI包圍之區域內之指形部區域FR的數目並無限制。將該指形部區域FR之數目稱為「指形部數」。 次之，對p型半導體區域H1PW之左端與右端之位置予以說明。圖7係顯示p型半導體區域H1PW之左端與右端之位置的剖視圖。 p型半導體區域H1PW之左端E1位於從汲極絕緣區域STId下起直至p型井區域PWL下之間係較佳者。其中尤其是，p型半導體區域H1PW之左端E1位於以下之點PT1～點PT2之間係更佳者。點PT1係以汲極絕緣區域STId之寬度WSTId之1/3之距離遠離汲極區域DR之汲極絕緣區域STId側之端部(右端)的點。點PT2係對應於p型井區域PWL之汲極絕緣區域STId側之端部(左端)的點(地點)。由於若使p型半導體區域H1PW之左端E1過於靠近汲極區域DR則會有導通耐壓及截止耐壓降低之虞，故以上述WSTId/3程度遠離係較佳者。又，若使p型半導體區域H1PW之左端E1過於遠離n型漂移區域HNDF，則會有截止耐壓降低之虞，故將其配置於較p型井區域PWL之汲極絕緣區域STId側之端部更內側為較佳者。又，藉由將p型半導體區域H1PW之左端E1配置於較p型井區域PWL之汲極絕緣區域STId側之端部更內側，如後述般，由於產生經由p型半導體區域H1PW之電洞之路徑，故可抑制導通耐壓之降低。 p型半導體區域H1PW之右端E2自上述點PT2而言配置於深絕緣區域DTI側為較佳者。藉由如此般配置，p型半導體區域H1PW與p型井區域PWL重疊，而可降低p型半導體區域PISO與p型井區域PWL之間的電阻。 圖8係顯示比較例1之半導體裝置之構成的剖視圖。在圖8所示之比較例1之情形下，在p型井區域PWL與p型半導體區域PISO之間未形成p型半導體區域H1PW。而且，p型半導體區域PISO延伸至深絕緣區域DTI。 如此般，在比較例1中，為了確保負輸入耐壓，而在n型埋入區域NBL之上設置p型半導體區域PISO。然而，在比較例1之構成中，在電晶體之閘極寬及指形部數變大之情形下，導通耐壓會降低。閘極寬係例如圖2所示之閘極電極GE之Y方向之長度。 (考察) 可考量如此之導通耐壓之降低係因以下之現象所導致者。亦即，在比較例1之半導體裝置中，對閘極電極GE施加電位而成為導通狀態，在對汲極區域DR施加高電位(高電壓)之情形下，在汲極區域DR附近由於高碰撞電離化而產生之電洞，係經由p型半導體區域PISO而朝源極區域SR及背閘極(閘極電極GE之下方之半導體區域(CH))脫離。由於電洞經由如此之長的路徑之移動，故在源極區域SR與背閘極之間容易產生電位差。該電位差若成為VF電位(NP接合部之順向下降電位)以上，則產生急變返回動作而導通耐壓變小。特別是在閘極寬及指形部數變大之情形下，即便是低的汲極電位，源極區域SR與背閘極之間之電位差亦容易成為VF電位以上，而導通耐壓變小。 相對於此，由於在本實施方式中，除了產生經由p型半導體區域PISO之電洞之路徑以外，還產生經由p型半導體區域H1PW之電洞之路徑，故可抑制導通耐壓之降低。再者，由於在本實施方式中，p型半導體區域PISO較比較例1之情況更短，故電洞經由p型半導體區域PISO之路徑變短。換言之，可使p型半導體區域PISO低電阻化。藉此，亦可抑制導通耐壓之降低。 又，藉由將電洞經由p型半導體區域PISO之路徑縮短，亦有p型半導體區域PISO與源極區域SR、或p型半導體區域PISO與背閘極之間的電位差增大之效果，而電洞易於朝源極區域SR及背閘極脫離。藉此，亦可抑制導通耐壓之降低。 (驗證) 圖9係顯示導通耐壓與閘極寬之關係的圖。圖9(a)顯示比較例1之情況，圖9(b)顯示本實施方式之情況。各圖之縱軸表示導通耐壓(V)，橫軸表示閘極寬/指形部數。又，閘極-源極間電位(Vgs)係設為4.0 V。另外，圖9(a)與圖9(b)之圖刻度為相同。 如圖9(a)所示般，例如，在著眼於以虛線包圍之標繪處之情形下，隨著指形部數變大，導通耐壓降低。圖9(b)亦然，隨著指形部數變大，導通耐壓降低。然而，由於圖9(a)與圖9(b)之圖刻度為相同，故可知圖9(b)的導通耐壓之降低率更小。如此般，與比較例1之情況圖9(a)相比較，本實施方式之情況圖9(b)可抑制導通耐壓之降低。 圖10係顯示導通耐壓與p型半導體區域PISO之摻雜量之關係的圖。圖10(a)顯示比較例1之情況，圖10(b)顯示本實施方式之情況。針對閘極寬(W)為100 μm之情形與為4000 μm之情形進行了研究。各圖之縱軸表示導通耐壓(V)，橫軸表示p型半導體區域PISO之摻雜量(cm-2 )。又，閘極-源極間電位(Vgs)係設為4.0 V。 如從圖10(a)與圖10(b)之比較而明確所示般，在閘極寬(W)為小，例如為100 μm左右之情形下，無論是比較例1之情況(a)，還是本實施方式之情況(b)，皆可維持導通耐壓。相對於此，若閘極寬(W)變大，例如若成為4000 μm左右，則無論是比較例1之情況(a)，還是本實施方式之情況(b)，導通耐壓皆降低。然而，p型半導體區域PISO之摻雜量越大則導通耐壓越高，本實施方式之情況(b)與比較例1之情況(a)相比維持更高之導通耐壓。又，在比較例1之情況(a)中，即便將p型半導體區域PISO之摻雜量增大，導通耐壓之改善程度仍為小。可考量此乃緣於從p型半導體區域PISO至p型井區域PWL之電阻為高之故。 如此般，自圖9及圖10更加明確本實施方式之半導體裝置之導通電阻之降低之抑制效果。 此處，在本實施方式中，由於將n型埋入區域NBL之上之p型半導體區域PISO僅設置在n型漂移區域HNDF之下部，故與比較例1(圖8)之情況相比，p型半導體區域PISO變短。如此般即便p型半導體區域PISO短，負輸入耐壓能否被確保亦被作為擔憂點而列出。 針對如此之負輸入耐壓，可藉由使p型半導體區域H1PW與p型半導體區域PISO局部地重疊來確保。 圖11係顯示p型半導體區域H1PW和p型半導體區域PISO之重疊量、與負輸入耐壓之關係的圖。橫軸表示p型半導體區域H1PW與p型半導體區域PISO之重疊量(H1PW-PISO、OR之寬度、OR之X方向之長度、μm)，縱軸表示負輸入耐壓(BV1、V)。所謂負輸入耐壓，係指源極區域SR、汲極區域DR及閘極電極GE之電位較半導體基板S1之電位更低之情形下的耐壓。例如，調查將源極區域SR、汲極區域DR及閘極電極GE之電位設為0 V、且將半導體基板S1之電位提升至+側之情形下的耐壓。 如圖11所示般，p型半導體區域H1PW與p型半導體區域PISO之重疊量為約0.6 μm時負輸入耐壓成為最大，其後變得橫向持平。如此般，可確認藉由使p型半導體區域H1PW與p型半導體區域PISO局部地重疊，而能夠保證負輸入耐壓。 進而，為了明確本實施方式之效果，使用TCAD(Technology CAD，電腦輔助設計技術)進行器件模擬。將其結果在圖12、圖13及圖14中顯示。在各圖中，上圖顯示模擬結果，下圖係為了使模擬結果便於理解而添加有符號等者。 又，在TCAD中，除了本實施方式之半導體裝置(圖1)以外，亦針對後述之實施方式2之半導體裝置(圖27)及上述比較例1之半導體裝置進行了研究。此處，將圖1所示之本實施方式之半導體裝置稱為第1例，將圖27所示之本實施方式2之半導體裝置稱為第2例來說明。在第2例之情形下，在與比較例1相同之長的p型半導體區域PISO上，形成有p型半導體區域H1PW(參照圖27)。又，在TCAD中，最大閘極電位(Vg)設為4.0 V，汲極電位(Vd)設為70 V。 圖12係顯示碰撞電離化(Impact Ionization)與Electrostatic Potential，靜電位(Line contour，等高線)之模擬結果的圖。圖12(a)顯示比較例1之情況，圖12(b)顯示第2例之情況，圖12(c)顯示第1例(本實施方式)之情況。 如圖12所示般，圖12(a)～圖12(c)中任一者之情況皆為在汲極區域DR之端部，最會產生碰撞電離化(參照星形符號處)。如此般，可知與構造無關，在汲極區域DR之端部最會產生碰撞電離化。 圖13係顯示電洞電流密度(Hole Current Density)之模擬結果的圖。圖13(a)顯示比較例1之情況，圖13(b)顯示第2例之情況，圖13(c)顯示第1例(本實施方式)之情況。又，黑線表示電位分佈。 利用在圖12中所說明之碰撞電離化而產生之電洞係如圖13所示般，通過p型半導體區域PISO，而朝源極區域SR及背閘極流動(參照點線之箭頭)。圖13(a)之比較例1及圖13(b)之第2例之情況係電洞之大部分通過比較長之p型半導體區域PISO而朝源極區域SR及背閘極流動。相對於此，可知圖13(c)之第1例(本實施方式)之情況，p型半導體區域PISO為短，而可縮短通過p型半導體區域PISO之電洞之路徑。又，圖13(b)及圖13(c)之情況係除了通過p型半導體區域PISO之路徑以外，還存在有通過p型半導體區域H1PW之路徑(參照一點鏈線之箭頭)。 圖14係顯示電位(Electrostatic Potential，靜電位)之模擬結果的圖。圖14(a)係顯示第2例之情況，圖14(b)係顯示第1例(實施方式1)之情況。如圖14所示般，與將p型半導體區域PISO加長而整體地配置之第2例圖14(a)相比，以將p型半導體區域PISO局部地配置之第1例圖14(b)之p型半導體區域PISO與p型井區域PWL之間的電位差更大。因此，第1例(本實施方式)可更快速地進行電洞之抽除。 如此般，在上述「考察」欄中所研究之事項利用上述「驗證」而被證實。 如此般，在本實施方式中，藉由在n型埋入區域NBL之上設置p型半導體區域PISO，並以與其重疊之方式設置p型半導體區域H1PW，可在維持負輸入耐壓下，提升導通耐壓。特別是，即便在電晶體之閘極寬及指形部數變大之情形下，亦可在維持負輸入耐壓下，抑制導通耐壓之降低。 以下，進一步詳細地說明本實施方式之半導體裝置之構成。 如圖1等所示般，源極區域SR係在p型井區域(p型半導體區域)PWL中形成。p型井區域PWL係較p- 型之磊晶層PEP雜質濃度更高之區域。該p型井區域PWL與p- 型之磊晶層PEP及閘極電極GE重疊之區域成為通道形成區域(CH)。又，汲極區域DR係形成於n型漂移區域(n型半導體區域)HNDF中。在該n型漂移區域HNDF中，形成有汲極絕緣區域STId。 上述半導體區域(PWL、HNDF、SR、DR、BC)係形成於由絕緣區域(STI、DTI)包圍之區域(活性區域)。絕緣區域STI、汲極絕緣區域STId包含被埋入半導體基板S1(p- 型之磊晶層PEP)中之槽內的絕緣膜。深絕緣區域DTI包含被埋入層間絕緣膜IL1及半導體基板S1(p- 型之磊晶層PEP)中之槽內的絕緣膜。 又，在p型井區域PWL中，以與源極區域SR鄰接之方式形成有p+ 型之主體接觸區域BC。如此般，源極區域SR與p+ 型之主體接觸區域BC形成為相同電位。 又，在n型漂移區域HNDF與n型埋入區域NBL之間，形成有p型半導體區域(p型接合分離部)PISO。在p型半導體區域PISO與p型井區域PWL之間，形成有p型半導體區域H1PW。換言之，在較p型井區域PWL更深、且較p型半導體區域PISO更淺之位置，形成有p型半導體區域H1PW。又，在平面觀察下，p型半導體區域H1PW係以與p型半導體區域PISO局部重疊之方式形成，且，p型半導體區域H1PW係以與p型井區域PWL局部重疊之方式形成。 又，在源極區域SR及p+ 型之主體接觸區域BC上，形成有源極插塞P1S，在汲極區域DR上，形成有汲極插塞P1D。又，雖然在圖1所示之剖面上未顯示，但在閘極電極GE上形成有閘極插塞。該等之插塞P1(源極插塞P1S、汲極插塞P1D、閘極插塞)係形成於層間絕緣膜IL1中。又，在插塞P1及層間絕緣膜IL1上形成有配線M1。 閘極電極GE係以介隔以閘極絕緣膜GOX、從通道形成區域上延伸至汲極絕緣區域STId上之方式形成。 又，在圖1中，係顯示1組之源極區域SR、汲極區域DR及閘極電極GE之構成部分，如前述所述般，該等之構成部分係左右對稱地配置而構成前述之指形部區域FR(參照圖3、圖4)。又，例如亦有複數個指形部區域FR由深絕緣區域DTI包圍而構成單一之元件(LDMOS)的情形(參照圖6)。 [製法說明] 其次，一邊參照圖15～圖26，一邊說明本實施方式之半導體裝置之製造方法，且使該半導體裝置之構成更明確化。圖15～圖26係顯示本實施方式之半導體裝置之製造步驟的剖視圖或平面圖。 如圖15所示般，準備支持基板S，並形成n型埋入區域NBL。作為支持基板S可使用例如單結晶矽基板等。例如，在支持基板S上形成將n型埋入區域NBL之形成區域開口的光阻劑膜(未圖示)，並以其為遮罩將n型之雜質離子植入(導入)支持基板S中。 其次，如圖16所示般，在支持基板S上形成p- 型之磊晶層PEP。例如，使p- 型之矽膜在支持基板S上磊晶生長。藉此，可在支持基板S上形成具有p- 型之磊晶層PEP的半導體基板S1。其後，施以熱處理，而將n型埋入區域NBL中之n型之雜質活性化。 其次，如圖17所示般，形成p型半導體區域PISO。例如，以將p型半導體區域PISO之形成區域開口之光阻劑膜PR1作為遮罩而將p型之雜質離子植入半導體基板S1(p- 型之磊晶層PEP)中。其次，利用灰化處理等除去上述光阻劑膜PR1。 其次，如圖18所示般，形成p型半導體區域H1PW。例如，以將p型半導體區域H1PW之形成區域開口之光阻劑膜PR2作為遮罩而將p型之雜質離子植入半導體基板S1(p- 型之磊晶層PEP)中。其次，利用灰化處理等除去上述光阻劑膜PR2。p型半導體區域H1PW係與p型半導體區域PISO相比p型之雜質更高之區域。又，半導體區域H1PW係形成於較p型半導體區域PISO更淺之位置，半導體區域H1PW之至少一部分(左端部)係以與p型半導體區域PISO之右端部重疊之方式形成。 其次，如圖19所示般，形成p型井區域PWL。例如，以將p型井區域PWL之形成區域開口之光阻劑膜PR3作為遮罩而將p型之雜質離子植入半導體基板S1(p- 型之磊晶層PEP)中。其次，利用灰化處理等除去上述光阻劑膜PR3。p型井區域PWL係與p型半導體區域H1PW相比p型之雜質更高之區域。又，p型井區域PWL之底面係形成在較p型半導體區域H1PW更淺之位置，此處，p型半導體區域H1PW之右端部以與p型井區域PWL之左端部重疊之方式形成。 其次，如圖20所示般，形成n型漂移區域HNDF。例如，藉由以將n型漂移區域HNDF之形成區域開口之光阻劑膜PR4作為遮罩而將n型之雜質離子植入半導體基板S1(p- 型之磊晶層PEP)中，而形成n型漂移區域HNDF。其次，利用灰化處理等除去上述光阻劑膜PR4。n型漂移區域HNDF之底面係形成於較p型半導體區域H1PW更淺之位置，此處，n型漂移區域HNDF之右端部係以與p型半導體區域H1PW之左端部重疊之方式形成。又，n型漂移區域HNDF係以與p型半導體區域PISO重疊之方式形成。n型漂移區域HNDF與p型半導體區域PISO之形成區域，可為至少一部分重疊，亦可為與n型漂移區域HNDF之形成區域相比p型半導體區域PISO為更窄，又，還可為與n型漂移區域HNDF之形成區域相比p型半導體區域PISO之形成區域為更寬廣。 如圖21所示般，在平面觀察下，p型井區域PWL呈矩形環狀，又，在p型井區域PWL之內側形成有矩形環狀之n型漂移區域HNDF。又，p型半導體區域H1PW呈矩形環狀，且，在p型半導體區域H1PW之內側，以其一部分與p型半導體區域H1PW重疊之方式形成有p型半導體區域PISO(參照圖5)。「OR」係重疊區域。其後，進行用於使離子植入之雜質活性化的熱處理。 其次，如圖22所示般，形成絕緣區域STI、汲極絕緣區域STId。該絕緣區域STI、汲極絕緣區域STId可利用STI(shallow trench isolation，淺溝渠隔離)法而形成。又，亦可利用LOCOS(local oxidation of silicon，矽局部氧化)法形成絕緣區域STI及汲極絕緣區域STId。 例如，在半導體基板S1(p- 型之磊晶層PEP)中使用光微影技術及蝕刻技術而形成槽。 其次，在半導體基板S1(p- 型之磊晶層PEP)上，以將槽掩埋程度之膜厚、利用CVD(Chemical Vapor Deposition；化學汽相沈積)法等沉積氧化矽膜，並將槽以外之氧化矽膜利用化學機械研磨(CMP；chemical mechanical polishing)法或回蝕法等除去。藉此，可將氧化矽膜埋入槽內。 其次，如圖23所示般，形成閘極絕緣膜GOX及閘極電極GE。例如，藉由對半導體基板S1進行熱處理(熱氧化處理)等，在p- 型之磊晶層PEP之表面形成包含氧化矽膜等之閘極絕緣膜GOX。作為閘極絕緣膜GOX，亦可替代熱氧化膜而使用由CVD法形成之膜。又，不僅限於氧化膜，亦可使用氮化膜或高介電常數膜(High-k膜)。其次，在閘極絕緣膜GOX上，利用CVD法等沉積多晶矽膜(閘極電極層)作為導電性膜。利用光微影技術及乾式蝕刻技術將其圖案化。亦即，在多晶矽膜(閘極電極層)上形成光阻劑膜(未圖示)，藉由利用光微影技術進行曝光、顯影，而除去閘極電極GE之形成區域以外之光阻劑膜。其次，藉由以光阻劑膜作為遮罩對多晶矽膜(閘極電極層)進行乾式蝕刻而形成閘極電極GE。在該蝕刻之際，多晶矽膜之下層之閘極絕緣膜GOX亦被蝕刻。其後，利用灰化處理等除去光阻劑膜。 此處，本實施方式之閘極電極GE係以從p型井區域PWL之上方越過n型漂移區域HNDF而延伸至汲極絕緣區域STId上之方式形成。 其次，如圖24所示般，形成源極區域SR及汲極區域DR。例如，使用特定之形狀之光阻劑膜(未圖示)作為離子植入阻止遮罩，而將n型之雜質離子植入特定之區域。此處，在閘極電極GE之一側(圖中右側)之p型井區域PWL中，離子植入n型之雜質，且，在閘極電極GE之另一側(圖中左側)之n型漂移區域HNDF中，離子植入n型之雜質。 藉此，如圖24所示般，在p型井區域PWL之一部分之表面上，形成n+ 型之源極區域SR，在n型漂移區域HNDF之一部分之表面上，形成n+ 型之汲極區域DR。n+ 型之源極區域SR係相對於閘極電極GE自對準地形成。 其次，如圖25所示般，使用特定之形狀之光阻劑膜(未圖示)作為離子植入阻止遮罩而離子植入p型之雜質。藉此，在p型井區域PWL中形成p+ 型之主體接觸區域BC。又，p+ 型之主體接觸區域BC與n+ 型之源極區域SR係以鄰接之方式配置，而構成pn接合。 其次，如圖26所示般，在半導體基板S1(p- 型之磊晶層PEP)上，利用CVD法等形成氧化矽膜等作為層間絕緣膜IL1。其後，根據需要將其表面利用CMP法等平坦化。 其次，使用特定之形狀之光阻劑膜(未圖示)作為蝕刻遮罩，藉由將層間絕緣膜IL1予以乾式蝕刻，而在層間絕緣膜IL1中形成接觸孔(貫通孔)。 其次，藉由在該接觸孔之內部埋入導電性膜而形成插塞(接點、接觸部、連接部、連接用導電體部、連接插塞)P1。 例如，於在包含接觸孔之內部的層間絕緣膜IL1上形成氮化鈦膜等之障壁膜之後，在障壁膜上以掩埋接觸孔程度之膜厚沉積鎢膜，並利用CMP法或回蝕法等除去層間絕緣膜IL1上之不需要之鎢膜及障壁膜。藉此，可形成插塞P1(P1S、P1D、P1BC)。 又，在插塞P1之中，將形成於源極區域SR之插塞表示為源極插塞(源極接觸部)P1S，將形成於汲極區域DR之插塞表示為汲極插塞(汲極接觸部)P1D，將形成於p+ 型之主體接觸區域BC之插塞表示為主體接觸插塞(主體接觸部)P1BC。 其次，形成深絕緣區域DTI。該深絕緣區域DTI可利用STI法而形成。例如，在半導體基板S1及層間絕緣膜IL1中使用光微影技術及蝕刻技術形成深的槽。槽之底部例如位於較p型半導體區域PISO更深之位置。此處，槽之底部係到達p- 型之磊晶層PEP下之支持基板S。 其次，在層間絕緣膜IL1上以掩埋槽程度之膜厚利用CVD法等沉積氧化矽膜，並利用化學機械研磨法或回蝕法等除去槽以外之氧化矽膜。藉此，可將氧化矽膜埋入深槽之內部。 其次，在層間絕緣膜IL1上沉積導電性膜，藉由利用光微影技術及乾式蝕刻技術將其圖案化而形成配線M1(圖1)。 又，在上述製造步驟中，係將p型半導體區域PISO形成於p- 型之磊晶層PEP中，但亦可形成於支持基板S中。又，p型井區域PWL及n型漂移區域HNDF亦可在形成汲極絕緣區域STId之後，利用離子植入法形成。又，用於形成p型半導體區域H1PW、p型半導體區域PISO、p型井區域PWL及n型漂移區域HNDF的離子植入步驟之順序，可適當地調換。 (實施方式2) 在本實施方式中，針對實施方式1(圖1)之應用例進行說明。特別是，針對p型半導體區域H1PW與p型半導體區域PISO之配置例進行說明。 (應用例1) 圖27係顯示本實施方式之應用例1之半導體裝置之構成的剖視圖。在實施方式1(圖1)中，在p型井區域PWL之下方具有未形成p型半導體區域PISO的區域，但亦可使p型半導體區域PISO通過p型井區域PWL之下而延伸至深絕緣區域DTI。換言之，亦可在由深絕緣區域DTI包圍之區域內的整個面上設置p型半導體區域PISO。由於p型半導體區域PISO以外之構成係與實施方式1(圖1)之情況相同，故省略其說明。 在本應用例中亦然，如實施方式1所詳細地說明般，藉由設置p型半導體區域PISO，可確保負輸入耐壓，且，藉由設置p型半導體區域H1PW，可提升導通耐壓。如此之導通耐壓之提升效果亦可從實施方式1中所說明之圖12(a)與圖12(b)、圖13(a)與圖13(b)之對比而明確化。惟，如由圖14(a)與(b)之對比而明確化般，與本應用例之圖14(a)相比，實施方式1之圖14(b)之p型半導體區域PISO與p型井區域PWL之間的電位差更大，而電洞之抽除效果以實施方式1更大。 (應用例2) 圖28係顯示本實施方式之應用例2之半導體裝置之構成的剖視圖。在實施方式1(圖1)中，係在p型井區域PWL之下方具有未形成p型半導體區域H1PW的區域，但亦可使p型半導體區域H1PW通過p型井區域PWL之下而延伸至深絕緣區域DTI。換言之，在實施方式1(圖1)中，係將p型半導體區域H1PW之右端部配置於p型井區域PWL之下方，但亦可將p型半導體區域H1PW之右端部以與深絕緣區域DTI相接之方式配置。由於p型半導體區域H1PW以外之構成係與實施方式1(圖1)之情況相同，故省略其說明。如此般，p型半導體區域H1PW之右端部與深絕緣區域DTI相接，p型半導體區域H1PW之形成區域在圖中右側變大之部分不產生特性上之問題。 (應用例3) 圖29係顯示本實施方式之應用例3之半導體裝置之構成的剖視圖。本應用例係將應用例1之p型半導體區域PISO與應用例2之p型半導體區域H1PW組合者。在本應用例中亦然，藉由設置p型半導體區域PISO，可確保負輸入耐壓，且，藉由設置p型半導體區域H1PW，可提升導通耐壓。 (應用例4) 圖30係顯示本實施方式之應用例4之半導體裝置之構成的剖視圖。圖30所示之半導體裝置係將實施方式1(圖1)所示之各構成部分，將對稱於汲極區域DR而配置之指形部區域FR作2個並排之LDMOS的剖視圖。 (應用例5) 圖31係顯示本實施方式之應用例5之半導體裝置之構成的剖視圖。在圖30所示之半導體裝置中，係在指形部區域FR之邊界處，連接有被分割之p型半導體區域H1PW者。 (實施方式3) 針對在實施方式1、2中所說明之半導體裝置(LDMOS)之應用部位並無限制，作為一例，可組裝入以下所示之半導體晶片。 圖32係顯示BiC-DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor，雙極性互補雙擴散金屬氧化物半導體)之半導體晶片的平面圖。圖32所示之半導體晶片C具有：驅動器電路部11、預驅動器電路部12、類比電路部13、電源電路部14、邏輯電路部15、及輸入輸出電路部16等。其中，例如，邏輯電路部15包含低耐壓之CMOS(Complementary MOS，互補金屬氧化物半導體)電晶體。又，驅動器電路部11包含如LDMOS之高耐壓元件。 例如，在上述邏輯電路部15中其形成區域在平面觀察下係由深的絕緣區域DTI被包圍。又，在驅動器電路部11中，元件之每一個形成區域在平面觀察下係由深的絕緣區域DTI被包圍。 例如，在上述驅動器電路部11中，可應用在實施方式1、2中所說明之半導體裝置(LDMOS)。特別是，於在驅動器電路部11中組入閘極寬及指形部數大之半導體裝置(LDMOS)之情形下，使用在實施方式1、2中所說明之半導體裝置(LDMOS)為較佳者。 以上基於實施方式具體地說明本發明者所完成之發明，但本發明並非限定於上述實施方式，應瞭解在不脫離本發明之要旨之範圍內可進行各種變更。 例如，在實施方式1(圖1)等之半導體裝置(LDMOS)中，係以n通道型之LDMOS為例進行了說明，但亦可將p型半導體區域PISO及p型半導體區域H1PW作為n型，而應用於p通道型之LDMOS。
11‧‧‧驅動器電路部
12‧‧‧預驅動器電路部
13‧‧‧類比電路部
14‧‧‧電源電路部
15‧‧‧邏輯電路部
16‧‧‧輸入輸出電路部
A-A‧‧‧剖面部/部
BC‧‧‧主體接觸區域
C‧‧‧半導體晶片
CH‧‧‧半導體區域/通道形成區域
DTI‧‧‧深絕緣區域
DR‧‧‧汲極區域(n+型半導體區域、n型雜質區域、n型擴散區域)
E1‧‧‧左端
E2‧‧‧右端
FR‧‧‧指形部區域(單元區域)
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
H1PW‧‧‧p型半導體區域
HNDF‧‧‧n型漂移區域(n型半導體區域)/半導體區域
IL1‧‧‧層間絕緣膜
M1‧‧‧配線
NBL‧‧‧n型埋入區域(n型半導體區域)
OR‧‧‧重疊區域(交疊區域)
P1‧‧‧插塞
P1BC‧‧‧插塞/主體接觸插塞/主體接觸部
P1D‧‧‧汲極插塞/插塞/汲極接觸部
P1S‧‧‧源極插塞/插塞/源極接觸部
PEP‧‧‧p-型之磊晶層/半導體層/p型半導體區域
PISO‧‧‧p型半導體區域/p型接合分離部
PR1‧‧‧光阻劑膜
PR2‧‧‧光阻劑膜
PR3‧‧‧光阻劑膜
PR4‧‧‧光阻劑膜
PT1‧‧‧點
PT2‧‧‧點
PWL‧‧‧p型井區域(p型半導體區域、p型主體區域)/半導體區域
S‧‧‧支持基板
S1‧‧‧半導體基板
SR‧‧‧源極區域(n+型半導體區域、n型雜質區域、n型擴散區域)/半導體區域
STI‧‧‧絕緣區域
STId‧‧‧汲極絕緣區域(場汲極區域)
WSTId‧‧‧汲極絕緣區域之寬度
X‧‧‧方向
Y‧‧‧方向
圖1係顯示實施方式1之半導體裝置之構成的剖視圖。 圖2係顯示實施方式1之半導體裝置之構成的示意性平面圖。 圖3係顯示實施方式1之半導體裝置之又一構成的剖視圖。 圖4係顯示實施方式1之半導體裝置之又一構成的平面圖。 圖5係顯示實施方式1之半導體裝置之又一構成的平面圖。 圖6係顯示實施方式1之半導體裝置之製造步驟的平面圖。 圖7係顯示p型半導體區域H1PW之左端與右端之位置的剖視圖。 圖8係顯示比較例1之半導體裝置之構成的剖視圖。 圖9(a)、圖9(b)係顯示導通耐壓與閘極寬之關係的圖。 圖10(a)、圖10(b)係顯示導通耐壓與p型半導體區域PISO之摻雜量之關係的圖。 圖11係顯示p型半導體區域H1PW和p型半導體區域PISO之重疊量、與負輸入耐壓之關係的圖。 圖12(a)-圖12(c)係顯示碰撞電離化之模擬結果的圖。 圖13(a)-圖13(c)係顯示電洞電流密度之模擬結果的圖。 圖14(a)、圖14(b)係顯示電位之模擬結果的圖。 圖15係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖16係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖17係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖18係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖19係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖20係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖21係顯示實施方式1之半導體裝置之製造步驟的平面圖。 圖22係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖23係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖24係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖25係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖26係顯示實施方式1之半導體裝置之製造步驟的剖視圖。 圖27係顯示實施方式2之應用例1之半導體裝置之構成的剖視圖。 圖28係顯示實施方式2之應用例2之半導體裝置之構成的剖視圖。 圖29係顯示實施方式2之應用例3之半導體裝置之構成的剖視圖。 圖30係顯示實施方式2之應用例4之半導體裝置之構成的剖視圖。 圖31係顯示實施方式2之應用例5之半導體裝置之構成的剖視圖。 圖32係顯示BiC-DMOS之半導體晶片的平面圖。
BC‧‧‧主體接觸區域
DTI‧‧‧深絕緣區域
DR‧‧‧汲極區域(n+型半導體區域、n型雜質區域、n型擴散區域)
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
H1PW‧‧‧p型半導體區域
HNDF‧‧‧n型漂移區域(n型半導體區域)/半導體區域
IL1‧‧‧層間絕緣膜
M1‧‧‧配線
NBL‧‧‧n型埋入區域(n型半導體區域)
OR‧‧‧重疊區域(交疊區域)
P1BC‧‧‧插塞/主體接觸插塞/主體接觸部
P1D‧‧‧汲極插塞/插塞/汲極接觸部
P1S‧‧‧源極插塞/插塞/源極接觸部
PEP‧‧‧p-型之磊晶層/半導體層/p型半導體區域
PISO‧‧‧p型半導體區域/p型接合分離部
PWL‧‧‧p型井區域(p型半導體區域、p型主體區域)/半導體區域
S‧‧‧支持基板
S1‧‧‧半導體基板
SR‧‧‧源極區域(n+型半導體區域、n型雜質區域、n型擴散區域)/半導體區域
STI‧‧‧絕緣區域
STId‧‧‧汲極絕緣區域(場汲極區域)
X‧‧‧方向
Y‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其具有： 半導體層； 第1導電型之源極區域及汲極區域，其在前述半導體層中隔開而形成； 通道形成區域，其位於前述源極區域及汲極區域之間； 第1絕緣區域，其形成於前述通道形成區域與前述汲極區域之間之前述半導體層中； 閘極電極，其在前述通道形成區域上介隔以閘極絕緣膜而形成，且延伸至前述第1絕緣區域上； 前述第1導電型之第1半導體區域，其包圍前述汲極區域； 第2導電型之第2半導體區域，其包圍前述源極區域，且與前述第1導電型為逆導電型； 前述第2導電型之第3半導體區域，其配置於前述第1半導體區域之下方；及 前述第2導電型之第4半導體區域，其配置於前述第3半導體區域與前述第2半導體區域之間；且 在平面觀察下，前述第4半導體區域以與前述第3半導體區域之前述第2半導體區域側之端部重疊之方式配置，並且，前述第4半導體區域以與前述第2半導體區域之前述第1半導體區域側之端部重疊之方式配置。
  2. 如請求項1之半導體裝置，其中 前述第2半導體區域之前述第2導電型之雜質之濃度較前述第4半導體區域之前述第2導電型之雜質之濃度更高，且 前述第4半導體區域之前述第2導電型之雜質之濃度較前述第3半導體區域之前述第2導電型之雜質之濃度更高。
  3. 如請求項2之半導體裝置，其中 前述汲極區域之前述第1導電型之雜質之濃度較前述第1半導體區域之前述第1導電型之雜質之濃度更高。
  4. 如請求項1之半導體裝置，其中 在前述第3半導體區域之下方具有前述第1導電型之第5半導體區域。
  5. 如請求項1之半導體裝置，其中具有 第2絕緣區域，其以與前述第2半導體區域相接之方式配置，且在較第1絕緣區域之底面更深之位置具有底面。
  6. 如請求項1之半導體裝置，其中 前述第4半導體區域之第1端部位於自距離前述汲極區域為前述第1絕緣區域之寬度之1/3之地點起至前述第2半導體區域之前述第1絕緣區域側之端的地點之間。
  7. 如請求項1之半導體裝置，其中 前述第4半導體區域之第2端部係位於自前述第2半導體區域之前述第1絕緣區域側之端之地點起朝向前述源極區域之方向。
  8. 如請求項1之半導體裝置，其中 在前述第2半導體區域之下方，具有未形成前述第3半導體區域的區域。
  9. 如請求項1之半導體裝置，其中 前述第1導電型為n型，前述第2導電型為p型。
  10. 如請求項5之半導體裝置，其中具有單元區域， 該單元區域在平面觀察下具有： 矩形之前述汲極區域；及 包圍前述汲極區域之矩形環狀之前述源極區域。
  11. 如請求項10之半導體裝置，其中 具有複數個前述單元區域；且 具有包圍前述複數個單元區域之前述第2絕緣區域。
  12. 一種半導體裝置之製造方法，其具有下述步驟： (a)形成包圍第1導電型之汲極區域之形成預定區域的前述第1導電型之第1半導體區域的步驟； (b)形成包圍前述第1導電型之源極區域之形成預定區域之與前述第1導電型為逆導電型之第2導電型之第2半導體區域的步驟； (c)在前述源極區域之形成預定區域及前述汲極區域之形成預定區域間之、前述汲極區域之形成預定區域側之半導體層中形成第1絕緣區域的步驟； (d)在前述第1絕緣區域與前述源極區域之形成預定區域之間之前述半導體層上，介隔以閘極絕緣膜形成閘極電極的步驟；及 (e)藉由在前述源極區域之形成預定區域及前述汲極區域之形成預定區域之前述半導體層中導入前述第1導電型之雜質，而形成前述源極區域及汲極區域的步驟；且 該方法進一步具有 (f)在前述第1半導體區域或前述第1半導體區域之形成預定區域之下方形成前述第2導電型之第3半導體區域的步驟； (g)在前述第3半導體區域或前述第3半導體區域之形成預定區域、與前述第2半導體區域或前述第2半導體區域之形成預定區域之間，形成前述第2導電型之第4半導體區域的步驟；並且 在平面觀察下，前述第4半導體區域與前述第3半導體區域之前述第2半導體區域側之端部重疊，且，前述第4半導體區域與前述第2半導體區域之前述第1半導體區域側之端部重疊。
  13. 如請求項12之半導體裝置之製造方法，其中 前述(a)、(b)、(f)及(g)步驟具有離子植入步驟。
  14. 如請求項13之半導體裝置之製造方法，其中 前述第2半導體區域之前述第2導電型之雜質之濃度較前述第4半導體區域之前述第2導電型之雜質之濃度更高，且 前述第4半導體區域之前述第2導電型之雜質之濃度較前述第3半導體區域之前述第2導電型之雜質之濃度更高。
  15. 如請求項14之半導體裝置之製造方法，其中 前述汲極區域之前述第1導電型之雜質之濃度較前述第1半導體區域之前述第1導電型之雜質之濃度更高。
  16. 如請求項12之半導體裝置之製造方法，其中具有下述步驟，即 (h)在前述第3半導體區域之下方形成前述第1導電型之第5半導體區域的步驟。
  17. 如請求項12之半導體裝置之製造方法，其中具有下述步驟，即 (i)以與前述第2半導體區域相接之方式形成第2絕緣區域之步驟，該第2絕緣區域在較前述第1絕緣區域之底面更深之位置具有底面。
  18. 如請求項12之半導體裝置之製造方法，其中 前述第4半導體區域之第1端部位於自距離前述汲極區域為前述第1絕緣區域之寬度之1/3之地點起至前述第2半導體區域之前述第1絕緣區域側之端的地點之間。
  19. 如請求項18之半導體裝置之製造方法，其中 前述第4半導體區域之第2端部位於自前述第2半導體區域之前述第1絕緣區域側之端之地點朝向前述源極區域之方向。
  20. 如請求項12之半導體裝置之製造方法，其中 前述第1導電型為n型，前述第2導電型為p型。
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