JP5585404B2 - 半導体装置 - Google Patents
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Description
横型二重拡散型電界効果トランジスタでは、例えば、p型基板内にnウェル拡散層、そのnウェル拡散層内にpボディ拡散層を設け、それら各拡散層内にそれぞれドレイン拡散層、ソース拡散層を設ける。そして、ドレイン拡散層とソース拡散層の間のp型基板上で、nウェル拡散層とpボディ拡散層の上に、ゲート電極が設けられる。このような横型二重拡散型電界効果トランジスタに関し、pボディ拡散層とドレイン拡散層の間(ドリフト領域)の長さや不純物濃度を調整する技術、ドリフト領域に局所酸化膜を設ける技術等も知られている。また、横型二重拡散型電界効果トランジスタとして、ソース拡散層を枠状のドレイン拡散層で囲み、それらの間のp型基板上であってnウェル拡散層とpボディ拡散層の上に、枠状のゲート電極を設けた構造も知られている。
図1に示すように、半導体装置10は、p型半導体基板1、素子分離領域2、n型ドリフト領域3、p型ボディ領域4、ゲート絶縁膜5、ゲート電極6、n型ドレイン領域7、n型ソース領域8、及びp型タップ領域9を有している。
図2は比較例の半導体装置を示す図であって、(A)は要部平面模式図、(B)は(A)のX2−X2断面模式図、(C)は(A)のY2−Y2断面模式図である。尚、図2(A)では、便宜上、素子分離領域2の図示を省略し、また、ゲート電極110下のpn接合部22を実線で図示している。
今、図7に示すように、n型ドレイン領域7とn型ソース領域8に挟まれた部分のゲート電極6(トランジスタ部11のゲート電極6)の、外周部61の幅をLa、それ以外の部分での外周部61の幅(ゲート電極6の辺部の幅)をLbとする。
図8は半導体装置の別例を示す図であって、(A)は要部平面模式図、(B)は(A)のX3−X3断面模式図、(C)は(A)のY3−Y3断面模式図である。尚、図8には、ブレークダウン時の空乏層の広がりを併せて図示している。半導体装置10への印加条件は、ゲート電極6、n型ソース領域8、p型タップ領域9及びp型半導体基板1を0V、n型ドレイン領域7をドレイン耐圧の値としている。図8では、空乏層端Eを点線で模式的に図示している。また、図8(A)では、便宜上、素子分離領域2の図示を省略し、また、ゲート電極6及びゲート絶縁膜5の下のpn接合部22を実線で図示している。
ゲート電極を設けない左側構造SLrefでは、図10に示したように、いずれのドーズ、Ron・Aでも、右側構造SRよりも低いドレイン耐圧しか得られない。この左側構造SLrefと、右側構造SRとを組み合わせた構造、即ち、図6等に示した半導体装置100では、ドレイン耐圧が左側構造SLrefで決まり、半導体装置100としては、40V〜50V程度のドレイン耐圧しか得られない。
ゲート電極6の外周部61の幅La,LbがLa=Lbとなる半導体装置10の場合には、上記の左側構造SLに対応する構造部分が、Ron・Aに対し、図10の右側構造SRのドレイン耐圧と同程度のドレイン耐圧を示すようになる。従って、このような半導体装置10でも、ドリフト長D、n型ドリフト領域3のドーズの調整により、所望の高いドレイン耐圧を得ることが可能である。
ここでは、ゲート電極6の外周部61の幅La,LbがLa<Lbとなる半導体装置10a(図8)の形成方法の一例について、図11〜図19を参照して説明する。図11〜図19には、半導体装置10aの各形成工程の要部断面を模式的に示している。尚、図11〜図19は、図8(B)の断面に対応している。以下、各形成工程について順に説明する。
まず、p型Si基板等のp型半導体基板1上に、STI法を用いて、素子分離領域2を形成する。素子分離領域2の深さは、例えば、p型半導体基板1の表面から、200nm〜400nmの深さとすることができる。
素子分離領域2の形成後は、図12に示すように、開口部2a,2b,2cが含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン40を形成する。そして、レジストパターン40をマスクにして、リン、ヒ素等のn型不純物、例えばリンをイオン注入する。その場合、リンは300keV〜2MeVのエネルギーで1×1012cm-2〜3×1013cm-2注入する。この注入は、複数のエネルギーに分けて、複数回行ってもよい。例えば、リンの注入を、2MeVのエネルギーで1×1012cm-2〜5×1012cm-2の範囲の注入と、500keVのエネルギーで1×1013cm-2〜3×1013cm-2の範囲の注入との、2回の処理で行う。
図13は第2イオン注入工程の一例を示す図である。
図14は熱処理工程の一例を示す図である。
n型ドリフト領域3及びp型ボディ領域4の形成後は、図15に示すように、ゲート絶縁膜5を形成する。ゲート絶縁膜5は、例えば、酸化プロセスにより形成することができる。ゲート絶縁膜5の膜厚は、ゲート電極6と、n型ソース領域8及びp型ボディ領域4との間に印加される電圧に基づいて設定することができる。例えば、その電圧が5Vであるとすれば、ゲート絶縁膜5の膜厚は10nmとすることができる。
ゲート絶縁膜5の形成後は、その上に、ゲート電極材料としてポリシリコンを形成する。例えば、CVD(Chemical Vapor Deposition)法により、膜厚200nmのポリシリコンを形成する。
ゲート電極6の形成後は、図17に示すように、開口部2a、及び開口部2bの一部(ゲート電極6で覆われていない部分)が含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン42を形成する。そして、レジストパターン42、並びに、そのレジストパターン42から露出するゲート電極6及び素子分離領域2をマスクにして、n型不純物、例えばリンをイオン注入する。その場合、リンは10keV〜50keVのエネルギーで1×1013cm-2〜1×1014cm-2程度注入する。
n型ドレイン領域7及びn型ソース領域8の形成後は、図18に示すように、開口部2cが含まれる領域が開口するように、フォトリソグラフィにより、レジストパターン43を形成する。そして、レジストパターン43、並びに、そのレジストパターン43から露出するゲート電極6及び素子分離領域2をマスクにして、p型不純物、例えばボロンをイオン注入する。その場合、ボロンは5keV〜20keVのエネルギーで1×1013cm-2〜1×1014cm-2程度注入する。
以上の工程により、上記のような構成を有する半導体装置10aが形成される。
p型タップ領域9の形成後は、まず、ゲート電極6の側壁にサイドウォール50を形成する。サイドウォール50は、上記のようにしてp型タップ領域9の形成まで行ったp型半導体基板1上に絶縁膜(単層又は複数層)を形成した後、エッチバックを行うことにより、形成することができる。
以上説明したように、半導体装置のn型ドリフト領域とp型ボディ領域のpn接合部上方に、pn接合部に沿って、環状のゲート電極を設けることにより、半導体装置を高耐圧化することが可能になる。また、ゲート電極の幅(p型半導体基板上でのゲート電極の配置)、n型ドリフト領域の濃度、ドリフト長等を調整することにより、所望の耐圧を確保することが可能になる。上記の半導体装置によれば、その性能を向上させることが可能になる。
図20には、複数のLED(Light Emitting Diode)素子211を含むLED照明210、及びLED照明210への出力を制御するコントローラ220を含む電子機器200を例示している。LED照明210とコントローラ220とは、配線230で接続されており、コントローラ220からの制御信号が、配線230を通じてLED照明210に送られるようになっている。このような電子機器200のコントローラ220に、例えば42V定格用に形成された上記のような半導体装置10,10aを含む半導体チップ(半導体装置)240が、回路基板250に実装されて搭載される。尚、電子機器200は、LED照明210、コントローラ220及び配線230を、1つの筐体等に収容して一体型とすることも可能である。
2 素子分離領域
2a,2b,2c 開口部
3 n型ドリフト領域
3a n型不純物の注入領域
4 p型ボディ領域
4a p型不純物の注入領域
5 ゲート絶縁膜
6,110 ゲート電極
61 外周部
62 内周部
7 n型ドレイン領域
8 n型ソース領域
9 p型タップ領域
10,10a,100 半導体装置
11,111 トランジスタ部
21,22 pn接合部
30 二次元断面構造
31 ダミー電極
40,41,42,43 レジストパターン
50 サイドウォール
51 層間絶縁膜
52a,52b,52c,52d コンタクト電極
53a,53b,53c,53d メタル配線
200 電子機器
210 LED照明
211 LED素子
220 コントローラ
230 配線
240 半導体チップ
250 回路基板
Claims (6)
- 第1導電型の半導体基板と、
前記半導体基板内に設けられた、第2導電型の第1領域と、
前記第1領域内に設けられた、第1導電型の第2領域と、
前記第2領域と前記第1領域との接合部の上方に、前記接合部に沿って設けられた環状のゲート電極と、
前記ゲート電極の一部を挟んで前記第1領域内及び前記第2領域内にそれぞれ設けられた第2導電型のドレイン領域及びソース領域と、
を含み、
前記ゲート電極は、
前記接合部より外側の前記第1領域上の外周部と、前記接合部より内側の前記第2領域上の内周部とを有し、
前記ドレイン領域と前記ソース領域で挟まれた前記一部の前記外周部の第1幅が、前記一部以外の前記外周部の第2幅以下である、
ことを特徴とする半導体装置。 - 前記ドレイン領域は、前記ゲート電極から離間して、前記第1領域内に設けられることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板上に設けられた素子分離領域を含み、
前記素子分離領域は、前記ドレイン領域及び前記ソース領域、並びに、前記ドレイン領域と前記ソース領域の間の前記第1領域及び前記第2領域が含まれる開口領域を有することを特徴とする請求項1又は2に記載の半導体装置。 - 前記開口領域は、
前記ドレイン領域が含まれる第1開口部と、
前記ソース領域、並びに、前記ドレイン領域と前記ソース領域の間の前記第1領域及び前記第2領域が含まれる第2開口部と、
を含むことを特徴とする請求項3に記載の半導体装置。 - 前記半導体基板の上方に、前記ゲート電極を覆うように設けられた絶縁膜と、
前記絶縁膜内に設けられ、前記ゲート電極の、前記ドレイン領域と前記ソース領域で挟まれた前記一部を除く部分に接続されたコンタクト電極と、
を含むことを特徴とする請求項1又は2に記載の半導体装置。 - 前記ゲート電極の内側の前記第2領域内に、第1導電型のタップ領域を含むことを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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