KR100718794B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 금속배선의 확산을 방지하여 안정적인 트랜지스터의 게이트 특성을 갖고, 배리어막의 증착 두께를 균일하게 하여 금속배선 저항을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 전극이 형성된 기판과, 상기 게이트 전극을 덮도록 상기 게이트 전극과 전기적으로 연결된 컨택 플러그를 개재하여 형성된 제1 절연막과, 상기 컨택 플러그가 노출되도록 형성된 트렌치를 구비하여 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 형성된 스페이서와, 상기 컨택 플러그와 전기적으로 연결되도록 상기 트렌치를 매립하는 금속배선을 포함하는 반도체 소자를 제공한다. 또한, 본 발명은 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극을 덮도록 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 내에 상기 게이트 전극과 전기적으로 연결되는 컨택 플러그를 형성하는 단계와, 상기 컨택 플러그를 포함한 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막의 일부를 식각하여 상기 컨택 플러그를 노출시키는 트렌치를 형성하는 단계와, 상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 상기 트렌치를 매립하는 금속배선을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
금속배선, 구리, 다마신, 확산, 배리어막, 스페이서.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따라 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 단면도.
도 2는 도 1에서와 같이 형성된 반도체 소자의 문제점을 보여주는 SEM 사진.
도 3은 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 4a 내지 도 4f는 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기판
111 : 게이트 전극
112 : 게이트 스페이서
113 : 층간 절연막(제1 절연막)
114 : 컨택 플러그
115 : 금속간 절연막(제2 절연막)
116 : 포토레지스트 패턴
117 : 트렌치
118 : 질화막
119 : 산화막
120 : 스페이서
121 : 베리어막
122a : 금속배선
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 0.13㎛ 이하의 로직소자에서 금속배선을 구비한 반도체 소자 및 다마신(Damascene) 공정을 적용한 반도체 소자의 금속배선 형성방법에 관한 것이다.
다마신(Damascene) 공정이란, 옛날의 공예품 장식기법의 하나로서 금속이나 도자기 또는 목재 등의 표면에 다양한 무늬를 음각하여 새기고, 음각된 부위에 다른 소재, 예컨대 금, 은 및 자개 등을 박아 넣는 공정을 말한다.
이와 같은 다마신 공정이 최근 반도체 소자의 제조공정에서 차세대 금속배선 형성기술의 하나로서 주목을 받고 있다. 특히, IBM 사에서 1997년 듀얼 다마신 공정을 이용한 구리배선 공정을 반도체 소자의 제조공정에 적용한다는 발표 후, 로직 소자(Logic Device)를 중심으로 다마신 공정을 이용한 구리배선 공정에 대한 많은 연구가 활발히 진행되고 있다.
일반적으로, 구리배선은 건식식각시 반응생성물(by-product)의 증기압이 앉아 건식식각이 어렵다는 단점과, 쉽게 부식(corrosion)이 발생하는 단점을 지니고 있기 때문에, 사실상 반도체 소자의 금속배선 재료로서 사용하기가 어려웠다.
그러나, 건식식각을 사용하지 않고, 다마신 공정과 화학기계적연마(CMP : Chemical Mechanical Polishing) 공정을 이용하여 구리배선의 형성이 가능해졌다. 통상, 구리배선은 기존의 다른 금속배선 재료보다 낮은 저항을 갖고, 일렉트로 마이그레이션(electro-migration) 특성이 우수한 특징을 갖는다. 또한, 구리배선은 반도체 소자의 금속배선 공정에서 공정단계를 감소시켜 공정 비용을 줄일 수 있는 장점이 있다. 이에 따라, 0.13㎛ 이하의 로직소자 제조공정에서도 이러한 다마신 공정을 이용하여 구리배선을 형성하고 있다.
도 1은 종래기술에 따라 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 단면도이다. 이하, 도 1을 참조하여 종래의 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기로 한다.
먼저, 기판(10) 상에 양측벽에 스페이서(12)를 구비한 트랜지스터용 게이트 전극(11)을 포함한 반도체 구조물층을 형성한다. 예컨대, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 금속 플러그 등을 포함할 수 있다.
이어서, 게이트 전극(11)과 전기적으로 연결되는 컨택 플러그(14)를 개재한 층간 절연막(13)을 형성한다. 그런 다음, 층간 절연막(13) 상에 식각정지용 질화막(15) 및 절연용 산화막(16)을 순차적으로 형성한다.
이어서, 다마신 공정을 실시하여 질화막(15) 및 산화막(16) 내에 컨택 플러그(14)와 전기적으로 연결되는 금속배선(17)을 형성한다. 예컨대, 질화막(15)과 산화막(16)의 일부영역을 식각하여 컨택 플러그(14)를 노출시키는 트렌치(미도시)를 형성하고, 트렌치의 내부면을 따라 배리어막(Barrier layer, 미도시)을 증착한 후 트렌치가 매립되도록 배리어막 상에 구리를 증착하고 평탄화하여 구리배선을 형성한다.
그러나, 이처럼 종래기술에 따라 금속배선(17)을 형성하게 되면, 금속배선(17)이 층간 절연막(13)과 접촉되는 영역('A' 부위 참조) 및/또는 배리어막의 두께가 얇은 부분('A' 부위 참조)에서 구리가 확산(화살표 방향으로)이 되어 트랜지스터의 특성을 열화시키는 문제점이 있다.
또한, 배리어막의 두께가 균일하지 않거나 울퉁불퉁하게 불연속적으로 형성이 되어 금속배선(17)의 저항을 증가시킬 수 있는 문제점을 내포하고 있다.
도 2는 도 1에서와 같이 형성된 반도체 소자의 문제점을 보여주는 SEM(Scanning Electron Microscope) 사진이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 금속배선의 확산을 방지하여 안정적인 트랜지스터의 게이트 특성을 갖는 반 도체 소자 및 그 제조방법을 제공하는데 그 일 목적이 있다.
또한, 본 발명은 배리어막의 증착 두께를 균일하게 하여 금속배선 저항을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 게이트 전극이 형성된 기판과, 상기 게이트 전극을 덮도록 상기 게이트 전극과 전기적으로 연결된 컨택 플러그를 개재하여 형성된 제1 절연막과, 상기 컨택 플러그가 노출되도록 형성된 트렌치를 구비하여 상기 제1 절연막 상에 형성된 제2 절연막과, 상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 형성된 스페이서와, 상기 컨택 플러그와 전기적으로 연결되도록 상기 트렌치를 매립하는 금속배선을 포함하는 반도체 소자를 제공한다.
본 발명의 반도체 소자는 상기 스페이서와 상기 금속배선 사이에 균일한 두께로 형성된 배리어막을 더 포함한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 게이트 전극을 덮도록 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 내에 상기 게이트 전극과 전기적으로 연결되는 컨택 플러그를 형성하는 단계와, 상기 컨택 플러그를 포함한 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막의 일부를 식각하여 상기 컨택 플러그를 노출시키는 트렌치를 형성하는 단계와, 상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 상기 트렌치를 매립하는 금속배선을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 반도체 소자 제조방법은 상기 스페이서를 형성한 후, 상기 스페이서가 형성된 상기 트렌치의 내부면을 따라 균일한 두께의 배리어막을 형성하는 단계를 더 포함한다.
즉, 상술한 본 발명은 게이트 전극이 형성된 기판 상에 게이트 전극과 연결된 컨택 플러그를 개재한 제1 절연막을 형성하고 제1 절연막 상의 제2 절연막 내에 컨택 플러그를 노출시키는 트렌치를 형성한 후, 트렌치의 내측벽에 제1 절연막이 노출되지 않도록 스페이서를 형성함으로써 트렌치를 매립하는 금속배선의 금속물질이 제1 절연막으로 확산됨에 따라 트랜지스터의 게이트 특성이 열화되는 것을 방지할 수 있다.
또한, 상술한 본 발명은 스페이서로 인해 트렌치의 내측벽을 라운드한 경사각을 갖도록 한 상태에서 트렌치의 내부면을 따라 배리어막을 증착함으로써, 배리어막이 트렌치의 내부면을 따라 균일한 두께로 증착될 수 있도록 하여 금속배선의 저항을 감소시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이다. 예컨대, 다마신 공정을 이용하여 형성된 금속배선을 포함하는 반도체 소자의 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 소자는 트랜지스터용 게이트 전극(111)을 포함한 반도체 구조물층(미도시)이 형성된 기판(110)과, 게이트 전극(111)을 덮도록 게이트 전극(111)과 전기적으로 연결된 컨택 플러그(114)를 개재하여 형성된 제1 절연막(113)과, 컨택 플러그(114)가 노출되도록 형성된 트렌치(미도시)를 구비하여 제1 절연막(113) 상에 형성된 제2 절연막(115)과, 제1 절연막(113)이 노출되지 않고 트렌치의 내측벽이 라운드(round)한 경사각(slope)을 갖도록 트렌치의 내측벽에 각각 형성된 스페이서(120)와, 컨택 플러그(114)와 전기적으로 연결되도록 트렌치를 매립하는 금속배선(122a)을 포함한다. 또한, 스페이서(120)와 금속배선(122a) 사이에 균일한 두께로 형성된 배리어막(121)을 더 포함할 수 있다.
여기서, 배리어막(121)은 Ti, TiN, Ta, TaN의 단층막, Ti/TiN의 적층막 및 Ta/TaN의 적층막의 일군에서 선택된 어느 하나로 형성되고, 스페이서(120)는 질화막(118) 및 산화막(119)의 적층구조로 형성된다.
특히, 금속배선(122a)은 다마신 공정을 필요로 하는 구리(Cu)로 형성되는 것이 바람직하다.
참고로, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 금속 플러그 등을 포함할 수 있다. 그리고, 트랜지스터의 게이트 전극(111)의 양측벽에는 절연막으로 이루어진 게이트 스페이서(112)가 형성되어져 있다.
즉, 본 발명의 실시예에 따른 반도체 소자는, 게이트 전극과 연결되는 컨택 플러그를 개재한 제1 절연막이 노출되지 않고 트렌치의 내측벽이 라운드한 경사각을 갖도록 트렌치의 내측벽에 각각 스페이서를 형성하고, 컨택 플러그와 전기적으로 연결되도록 스페이서가 형성된 트렌치를 매립하는 금속배선을 형성함으로써, 금속배선과 제1 절연막이 중첩되지 않도록 한다. 따라서, 금속배선과 제1 절연막이 중첩되는 영역에서 금속배선 물질이 제1 절연막으로 확산됨에 따라 발생하는 트랜지스터의 게이트 특성 열화 문제를 해결할 수 있다.
도 4a 내지 도 4f는 도 3에 도시된 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 기판(110) 상에 트랜지스터용 게이트 전극(111)을 포함한 반도체 구조물층(미도시)을 형성한다. 예컨대, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 금 속 플러그 등을 포함할 수 있다.
이어서, 게이트 전극(111)을 포함한 기판(110) 상부의 단차를 따라 절연막(미도시)을 증착한 후, 이를 건식식각하여 게이트 전극(111)의 양측벽에 게이트 스페이서(112)를 형성한다.
이어서, 게이트 전극(111)을 덮도록 기판(110) 상에 층간 절연막(ILD : Inter Layer Dilectric, 113)을 증착한다. 예컨대, 층간 절연막(113; 이하, 제1 절연막이라 함)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, PE-FSG(Plasma Enhanced Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 마스크 공정 및 식각공정을 실시하여 제1 절연막(113)의 일부를 식각함으로써, 제1 절연막(113) 내에 게이트 전극(111)의 상부를 노출시키는 컨택홀(미도시)을 형성한다.
이어서, 컨택홀이 매립되도록 플러그용 금속물질을 증착한 후, 이를 평탄화하여 컨택홀 내에만 컨택 플러그(114)를 형성한다. 이때, 컨택 플러그(114)와 제1 절연막(113) 사이에는 베리어막(미도시)이 개재될 수 있다. 예컨대, 베리어막은 Ti, TiN, Ta, TaN의 단층막, Ti/TiN의 적층막 및 Ta/TaN의 적층막의 일군에서 선택 된 어느 하나로 형성될 수 있다. 또한, 컨택 플러그(114)는 플러그용 금속물질로 텅스텐(W)을 이용한다.
이어서, 도 4b에 도시된 바와 같이, 컨택 플러그(114)를 포함한 제1 절연막(113) 상에 금속간 절연막(IMD : Inter Metal Dilectric, 115)을 증착한다. 바람직하게는, 금속간 절연막(115; 이하, 제2 절연막이라 함)은 PE-FSG막으로 형성한다.
이어서, 제2 절연막(115) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(116)을 형성한다. 예컨대, 포토레지스트 패턴(116)은 컨택 플러그(114) 전체를 노출시키도록 형성한다.
이어서, 포토레지스트 패턴(116)을 식각 마스크(Mask)로 이용한 식각공정을 실시하여 제2 절연막(115)을 식각함으로써, 컨택 플러그(114) 및 제1 절연막(113)의 일부를 노출시키는 트렌치(117)를 형성한다.
이어서, 도 4c에 도시된 바와 같이, 포토레지스트 스트립(Strip) 공정을 실시하여 포토레지스트 패턴(116, 도 4b 참조)을 제거한다.
이어서, 트렌치(117, 도 4b 참조)를 포함한 제2 절연막(115) 상부의 단차를 따라 스페이서용 절연막으로 질화막(118) 및 산화막(119)을 차례로 형성한다. 예컨대, 저온 질화막(Low Thermal Ntiride) 및 저온 산화막(Low Thermal Oxide)을 각각 500Å의 두께로 증착한다.
이어서, 도 4d에 도시된 바와 같이, 전면식각(Blanket Etch)공정을 실시하여 산화막(119) 및 질화막(118)을 순차적으로 식각함으로써, 트렌치(117, 도 4b 참조) 의 내측벽에 각각 스페이서(120)를 형성한다.
여기서, 중요한 것은 스페이서(120)로 인해 제1 절연막(113)이 노출되지 않도록 하는 것과, 스페이서(120)로 인해 트렌치(117)의 내측벽이 라운드한 경사각을 갖도록 하는 것이다.
이어서, 도 4e에 도시된 바와 같이, 트렌치(117, 도 4b 참조) 및 스페이서(120)를 포함한 제2 절연막(115) 상부의 단차를 따라 베리어막(121)을 증착한다. 바람직하게는, 베리어막(121)은 Ti, TiN, Ta, TaN의 단층막, Ti/TiN의 적층막 및 Ta/TaN의 적층막의 일군에서 선택된 어느 하나를 증착한다. 여기서, 베리어막(121)은 스페이서(120)로 인해 트렌치(117)의 내측벽이 라운드한 경사각을 갖게 됨에 따라 균일한 두께로 증착될 수 있다. 따라서, 베리어막(121)의 증착 두께가 얇아져 후속공정을 통해 베리어막(121) 상에 형성될 금속배선(122a, 도 4f 참조)의 저항이 감소될 수 있다.
이어서, 트렌치(117)가 매립되도록 베리어막(121) 상에 금속배선용 금속물질(122)을 증착한다. 예컨대, 구리를 증착한다.
이어서, 도 4f에 도시된 바와 같이, 평탄화공정, 예컨대 CMP(Chemical Mechanical Polishing)공정을 실시하여 트렌치(117, 도 4b 참조)에만 매립되는 금속배선(122a)을 형성한다.
이어서, 금속배선(122a)을 포함한 제2 절연막(115) 상의 전면에 식각 정지용 질화막(123)을 증착한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 전극이 형성된 기판 상에 게이트 전극과 연결된 컨택 플러그를 개재한 제1 절연막을 형성하고 제1 절연막 상의 제2 절연막 내에 컨택 플러그를 노출시키는 트렌치를 형성한 후, 트렌치의 내측벽에 제1 절연막이 노출되지 않도록 스페이서를 형성함으로써 트렌치를 매립하는 금속배선의 금속물질이 제1 절연막으로 확산됨에 따라 트랜지스터의 게이트 특성이 열화되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 스페이서로 인해 트렌치의 내측벽을 라운드한 경사각을 갖도록 한 상태에서 트렌치의 내부면을 따라 배리어막을 증착함으로써, 배리어막이 트렌치의 내부면을 따라 균일한 두께로 증착될 수 있도록 하여 금속배선의 저항을 감소시킬 수 있다.

Claims (10)

  1. 게이트 전극이 형성된 기판;
    상기 게이트 전극을 덮도록 상기 게이트 전극과 전기적으로 연결된 컨택 플러그를 개재하여 형성된 제1 절연막;
    상기 컨택 플러그가 노출되도록 형성된 트렌치를 구비하여 상기 제1 절연막 상에 형성된 제2 절연막;
    상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 형성된 스페이서;
    상기 컨택 플러그와 전기적으로 연결되도록 상기 트렌치를 매립하는 금속배선; 및
    상기 스페이서와 상기 금속배선 사이에 균일한 두께로 형성된 배리어막
    을 포함하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 배리어막은 Ti, TiN, Ta, TaN의 단층막, Ti/TiN의 적층막 및 Ta/TaN의 적층막의 일군에서 선택된 어느 하나로 형성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 스페이서는 질화막 및 산화막의 적층구조로 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 금속배선은 구리로 형성된 반도체 소자.
  6. 게이트 전극이 형성된 기판을 제공하는 단계;
    상기 게이트 전극을 덮도록 상기 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 내에 상기 게이트 전극과 전기적으로 연결되는 컨택 플러그를 형성하는 단계;
    상기 컨택 플러그를 포함한 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 일부를 식각하여 상기 컨택 플러그를 노출시키는 트렌치를 형성하는 단계;
    상기 제1 절연막이 노출되지 않고 상기 트렌치의 내측벽이 라운드한 경사각을 갖도록 상기 트렌치의 내측벽에 각각 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 상기 트렌치를 매립하는 금속배선을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  7. 제 6 항에 있어서,
    상기 스페이서를 형성한 후, 상기 스페이서가 형성된 상기 트렌치의 내부면을 따라 균일한 두께의 배리어막을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 배리어막을 형성하는 단계는 Ti, TiN, Ta, TaN의 단층막, Ti/TiN의 적층막 및 Ta/TaN의 적층막의 일군에서 선택된 어느 하나를 이용하는 반도체 소자 제조방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 트렌치를 형성한 후, 상기 트렌치를 포함한 상기 제2 절연막 상에 질화막 및 산화막을 차례로 형성하는 단계; 및
    상기 컨택 플러그가 노출되도록 전면식각공정을 실시하여 상기 질화막 및 산화막의 일부를 식각하는 단계
    를 포함하여 이루어지는 반도체 소자 제조방법.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 금속배선을 형성하는 단계는 구리를 이용하는 반도체 소자 제조방법.
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