KR20030097285A - 듀얼 다마신 형성방법 - Google Patents

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Abstract

사진 공정의 한계치수를 극복할 수 있는 듀얼 다마신 형성방법이 개시된다. 기판 상에 모스 트랜지스터를 형성하고, 상기 모스 트랜지스터를 포함하는 기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막은 실리콘 산화막인 하부 층간절연막과 실리콘 질화막인 상부 층간절연막으로 구성될 수 있다. 상기 제1 층간절연막의 상부 층간절연막을 선택적으로 식각하여 트렌치를 형성하고 상기 트렌치가 형성된 상부 층간절연막 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막은 상기 상부 층간절연막과 동일한 물질로 형성할 수 있다. 상기 제2 층간절연막을 선택적으로 식각하여 상기 트렌치의 측벽에 스페이서를 형성하고, 상기 스페이서가 형성된 상기 제2 층간절연막을 식각마스크로 이용하여 상기 모스 트랜지스터의 게이트 전극을 노출시키는 비아홀을 형성한다. 상기 비아홀을 형성하는 과정에서는 자동정렬된 스페이서에 의하여 오정렬이 발생하지 않을 뿐더러, 사진 공정의 한계치수보다 적은 비아홀을 패터닝 할 수 있다.

Description

듀얼 다마신 형성방법{METHOD OF FORMING DUAL DAMASCENE}
본 발명은 다마신 형성방법에 관한 것으로, 특히 사진 공정의 한계치수를 극복할 수 있는 듀얼 다마신 형성방법에 관한 것이다.
로직 소자의 고속화, 고집적화는 급속도로 진행되고 있는데, 이는 트랜지스터의 미세화에 따라 이루어지고 있다. 트랜지스터의 집적도 향상에 대응하여 배선은 미세화되고 있으며, 이에 따른 배선 지연의 문제가 심각해지고 있어 소자의 고속화를 방해하는 원인으로 대두되고 있다.
이러한 상황에서 종래부터 LSI(Large Scale Integration)의 배선재료로 일반적으로 이용해 왔던 알루미늄 합금 대신에 보다 저항이 작고, 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선이 활발히 개발되고 있다. 그런데, 구리는 식각이 용이하지 않고, 공정 중에 산화되는 문제점으로 인하여 구리 배선 형성을 위하여는 다마신(damascene) 공정을 사용한다.
다마신 공정은 절연막에 상층배선이 형성되는 트렌치(trench)와 이 상층배선을 하층배선 또는 기판에 접속하는 비아홀(via hole)을 형성하고, 구리를 채운 후에 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함)공정으로 평탄화하는 공정이다.
다마신 공정 중에서 듀얼 다마신 공정은 표면이 웨이퍼 전면에 걸쳐 평평하고, 금속 배선간 층간절연막에 보이드(void)가 없는 장점이 있다. 또한, 채움 공정이므로 금속 식각의 어려움이 없으며, 비아콘택 및 배선을 동일 물질로 형성하기 때문에 전자이탈(electromigration)이 없는 장점이 있다. 따라서, 사진 공정을 두 번 사용하는 등 공정 상의 복잡함에도 불구하고 널리 사용되고 있다.
도 1 내지 도 5는 종래기술에 의한 듀얼 다마신 형성방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(2)에 활성영역을 정의하는 소자 격리 영역(4)을 형성한다. 즉, 통상의 방법으로 기판에 트렌치를 형성하고, 상기 트렌치를 절연물질로 채운 후에 평탄화하여 트렌치 격리 영역(4)을 형성한다. 상기 소자 격리 영역(4)이 형성된 기판 상에 게이트 절연막(6), 폴리실리콘막(8)을 순서대로 형성하고 패터닝하여 게이트 스택을 형성한다. 상기 게이트 스택 및 상기 소자 격리 영역을 이온 주입의 마스크로 이용하여 활성영역에 저도핑으로 불순물을 주입하여 저도핑 불순물 영역(10)을 형성한다. 이어서, 기판 전면에 스페이서 절연막을 형성하고, 전면적으로 식각하여 상기 게이트 스택의 측벽에 게이트 스페이서(12)를 형성한다. 상기 게이트 스택, 게이트 스페이서 및 상기 소자 격리 영역을 이온 주입의 마스크로 사용하여 상기 활성영역에 이온 주입하여 고도핑 불순물 영역(14)을 형성한다. 상기 저도핑 불순물 영역(10) 및 고도핑 불순물 영역(14)은 모스 트랜지스터의 소오스 및 드레인 영역(16)이 된다. 이어서, 상기 기판 전면에 금속층을 형성하고 열처리를 실시하여 상기 기판 및 상기 폴리실리콘막 상면과 상기 금속층을 실리사이드화 반응 시킨다. 세정공정을 실시하여 반응하지 않은 금속층을 제거하면, 상기 기판의 활성영역 및 상기 폴리실리콘막 상면에는 실리사이드막(18)이 형성된다. 상기 폴리실리콘막(8) 및 그 상층에 형성된 실리사이드막(18)은 게이트 전극(19)이 된다.
도 2를 참조하면, 기판 전면에 하부 층간절연막(20) 및 상부 층간절연막(22)으로 이루어진 층간절연막(24)을 형성한다. 상기 하부 층간절연막(20)과 상기 상부층간절연막(22)의 사이에는 도면에는 도시되어 있지 않지만 식각저지막이 개재될 수 있다. 이어서, 상기 층간절연막(24) 상에 통상의 사진 공정을 진행하여 트렌치 영역을 정의하는 감광막 패턴(26)을 형성한 후에 상기 감광막 패턴(26)을 식각마스크로 사용하여 상기 상부 층간절연막(22)에 트렌치(28)를 형성한다.
도 3을 참조하면, 상기 트렌치 영역을 정의하는 감광막 패턴(26)을 제거하고, 통상의 사진 공정을 실시하여 비아홀 영역을 정의하는 감광막 패턴(30)을 형성한다. 이어서, 상기 감광막 패턴(30)을 식각마스크로 이용하여 상기 하부 층간절연막(20)을 선택적으로 식각하여 상기 게이트 전극(19)의 상면을 노출시키는 비아홀(32)을 형성한다.
도 4를 참조하면, 상기 비아홀 영역을 정의하는 감광막 패턴(30)을 제거하고 상기 비아홀(32) 및 상기 트렌치(28)를 충분히 채우는 도전막을 형성한다. 이어서, 상기 도전막을 상기 층간절연막(24)의 표면이 노출될 때까지 평탄화하여 비아콘택(34) 및 배선(36)을 동시에 형성한다.
그런데, 반도체 장치의 집적도가 진행될수록 도 5에 도시한 바와 같이 폴리실리콘막(8a) 및 실리사이드막(18a)으로 이루어진 게이트 전극(19a)의 길이는 좁아지게 된다. 이 경우 상기 게이트 전극(19a)과 비아콘택(34a)을 연결은 어렵게되며, 이에 더하여 비아홀(32)의 사진공정에서 오정렬이 발생할 경우에는 상기 비아홀(32)에 의하여 기판의 활성영역이 노출될 수 있다. 비아홀이 활성영역을 오출시키면 비아홀을 형성하기 위한 식각공정에서 기판의 활성영역에 결함을 유발하며, 뿐만 아니라 비아홀 내에 형성되는 상기 비아콘택(34a)은 상기 게이트전극(19a)과 소오스 및 드레인 영역(16)의 적어도 어느 한 쪽을 전기적으로 단락시켜 반도체 장치의 오동작을 유발한다. 상기 비아홀은 오정렬되어 도 5에 도시한 바와 같이 활성영역을 노출시킬 수도 있으며, 또는 상기 비아홀이 소자 격리 영역을 노출시킬 수가 있다. 이 경우에는 상기 비아홀을 형성할 때에 상기 소자 격리 영역의 절연물의 과식각을 유발하여 누설전류가 발생할 수 있다.
사진 공정에서 발생하는 오정렬으로 인한 문제점을 개선하기 위하여 상기 비아홀을 작게 형성할 수 있지만, 사진 공정의 한계로 인하여 작은 비아홀을 형성할 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 패턴 사이즈의 극미세화에 기인한 해상도 부족 및 사진 공정의 정렬 마진 감소의 문제점을 극복할 수 있는 듀얼 다마신 배선 형성방법을 제공하는데 목적이 있다.
도 1 내지 도 5는 종래기술에 의한 듀얼 다마신 형성방법을 나타내는 단면도들,
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 듀얼 다마신 배선 형성방법을 나타낸 단면도들,
도 10 및 도 11은 본 발명의 제2 실시예에 의한 듀얼 다마신 배선 형성방법을 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
20 : 하부 층간절연막22 : 상부 층간절연막
24 : 제1 층간절연막28 : 트렌치
32, 46 : 비아홀34, 48, 52 : 비아콘택
36, 50, 54 : 배선40 : 제2 층간절연막
44 : 스페이서
상기 목적을 달성하기 위하여, 본 발명의 듀얼 다마신 형성방법은 기판 상에 모스 트랜지스터를 형성하고, 상기 모스 트랜지스터를 포함하는 기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막은 실리콘 산화막인 하부 층간절연막과 실리콘 질화막인 상부 층간절연막으로 구성될 수 있다. 상기 제1 층간절연막의 상층 일부를 선택적으로 식각하여 트렌치를 형성하고 상기 트렌치가 형성된 제1 층간절연막 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막은 상기 상부 층간절연막과 동일한 물질로 형성할 수 있다. 상기 제2 층간절연막을 선택적으로 식각하여 상기 트렌치의 측벽에 스페이서를 형성하고, 상기 스페이서가 형성된 상기 제2 층간절연막을 식각마스크로 이용하여 상기 모스 트랜지스터의 게이트 전극을 노출시키는 비아홀을 형성한다. 상기 비아홀을 형성하는 공정에서는 자동정렬된 스페이서에 의하여 오정렬이 발생하지 않으며, 사진 공정의 한계치수보다 적은 비아홀을 패터닝 할 수 있다. 이어서, 상기 비아홀 및 트렌치를 도전막으로 채워 배선 및 비아콘택을 형성한다.
본 발명에 있어서, 상기 비아홀을 형성한 후에 상기 스페이서가 형성된 제2 층간절연막을 제거한 후에 상기 비아홀 및 트렌치를 도전막으로 채워 배선 및 비아콘택을 형성할 수도 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 6 내지 도 11은 본 발명의 실시예에 따른 듀얼 다마신 형성방법을 도시한 단면도들인다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 듀얼 다마신 형성방법을 나타낸 단면도들이다.
도 6을 참조하면, 기판(2)에 활성영역을 정의하는 소자 격리 영역(4)을 형성한다. 즉, 통상의 방법으로 기판에 트렌치를 형성하고, 상기 트렌치를 절연물질로 채운 후에 평탄화하여 트렌치 격리 영역(4)을 형성한다.
상기 소자 격리 영역(4)이 형성된 기판 상에 게이트 절연막(6), 폴리실리콘막(8)을 순서대로 형성하고 패터닝하여 게이트 스택을 형성한다. 상기 게이트 스택 및 상기 소자 격리 영역을 이온 주입의 마스크로 이용하여 활성영역에 저도핑으로 불순물을 주입하여 저도핑 불순물 영역(10)을 형성한다. 이어서, 기판 전면에 스페이서 절연막을 형성하고, 전면적으로 식각하여 상기 게이트 스택의 측벽에 게이트 스페이서(12)를 형성한다. 상기 게이트 스택, 게이트 스페이서 및 상기 소자 격리 영역을 이온 주입의 마스크로 사용하여 상기 활성영역에 이온 주입하여 고도핑 불순물 영역(14)을 형성한다. 상기 저도핑 불순물 영역(10) 및 고도핑 불순물 영역(14)은 모스 트랜지스터의 소오스 및 드레인 영역(16)이 된다. 이어서, 상기 기판 전면에 금속층을 형성하고 열처리를 실시하여 상기 기판 및 상기 폴리실리콘막 상면과 상기 금속층을 실리사이드화 반응 시킨다. 세정공정을 실시하여 반응하지 않은 금속층을 제거하면, 상기 기판 및 상기 폴리실리콘막 상면에 실리사이드막(18)이 형성된다. 상기 폴리실리콘막(8) 및 그 상층에 형성된 실리사이드막(18)은 게이트 전극(19)이 된다.
이어서, 기판 전면에 하부 층간절연막(20) 및 상부 층간절연막(22)으로 이루어진 제1 층간절연막(24)을 형성한다. 상기 하부 층간절연막(20) 및 상부 층간절연막(22)은 서로 식각률이 서로 다른 물질로 형성할 수 있는데, 예컨대 상기 하부 층간절연막(20)은 실리콘 산화막으로 형성할 수 있으며, 상기 상부 층간절연막(22)은 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 제1 층간절연막(24) 상에 통상의 사진 공정을 진행하여 트렌치 영역을 정의하는 감광막 패턴(26)을 형성한 후에 상기 감광막 패턴(26)을 식각마스크로 사용하여 상기 상부 층간절연막(22)에트렌치(28)를 형성한다.
이어서, 상기 트렌치(28)가 형성된 기판 전면에 제2 층간절연막(40)을 형성한다. 이 때 상기 트렌치(28)의 폭은 상기 제2 층간절연막(40)의 폭의 2배만큼 좁아지게 된다. 상기 제2 층간절연막(40)은 상기 상부 층간절연막(22)과 동일할 물질, 예컨대 실리콘 질화막으로 형성할 수 있다.
도 7을 참조하면, 상기 제2 층간절연막(40) 상에 비아콘택이 형성되는 영역의 트렌치 영역을 정의하는 감광막 패턴(42)을 형성한다. 이어서, 상기 감광막 패턴(42)을 식각마스크로 이용하여 상기 제2 층간절연막(40)을 상기 하부 층간절연막(20)이 노출될 때까지 비등방성 건식식각하여 상기 상부 층간절연막(22)의 측벽에 스페이서(44)를 형성한다.
도 8을 참조하면, 상기 감광막 패턴(42)을 제거한 후에 상기 스페이서(44)가 형성된 제2 층간절연막(40)을 식각마스크로 이용하여 상기 하부 층간절연막(20)을 상기 게이트 전극(19)의 표면이 노출될 때까지 선택적으로 식각하여 비아홀(46)을 형성한다. 상기 비아홀(46)은 상기 스페이서(44)의 하부 폭만큼 줄어든 폭으로 형성할 수 있다. 상기 스페이서(44)는 사진 공정에 의하지 않고 자동정렬되어 형성되므로 사진 공정을 생략할 수 있으며, 자동정렬되므로 오정렬의 문제도 발생하지 않는다. 뿐만아니라 사진 공정의 한계치수보다 적은 비아홀을 형성할 수 있다.
도 9를 참조하면, 상기 비아홀 및 스페이서가 측벽에 형성된 트렌치를 도전막으로 채운 후에 CMP 또는 에치백으로 상기 제2 층간절연막이 노출될 때까지 평탄화하여 비아콘택(48) 및 배선(50)을 동시에 형성한다. 상기 도전막은 구리(Cu), 알루미늄(Al), 텅스텐(W) 중에서 선택된 어는 하나의 금속으로 형성할 수 있다. 상기 도전막을 형성하기 전에는 티타늄(Ti), 티타늄 질화막(TiN)의 어느 하나 또는 이들의 적층 구조로 이루어진 베리어 메탈(도시되어 있지 않음)을 형성할 수 있다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 듀얼 다마신 배선 형성방법을 나타낸 단면도들이다.
도 10을 참조하면, 상기 비아홀(46)을 형성한 후에 상기 스페이서(44)가 형성된 제2 층간절연막(40)을 식각하여 트렌치(28)를 노출시킨다. 상기 제2 층간절연막의 식각은 습식식각을 사용하는 것이 바람직하다.
도 11을 참조하면, 상기 트렌치(28) 및 비아홀(46)을 도전막으로 채운 후에 CMP 또는 에치백으로 상기 상부 층간절연막(22)이 노출될 때까지 평탄화하여 비아콘택(52) 및 배선(54)을 형성한다. 상기 도전막을 형성하기 전에는 티타늄(Ti), 티타늄 질화막(TiN)의 어느 하나 또는 이들의 적층 구조로 이루어진 베리어 메탈(도시되어 있지 않음)을 형성할 수 있다.
상술한 듀얼 다마신 공정은 워드라인 스트래핑(wordline strapping)과 배선을 형성하는 것을 도시한 단면도일 수도 있으며, 또는 상기 게이트 전극과 다른 소자 영역을 연결하는 상호 연결 라인(interconnection line)을 도시한 단면도일 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 패턴 사이즈의 극미세화에 기인한 사진 공정의 해상도를 극복하여 한계치수보다 더 적은 비아홀을 형성할 수 있다.
또한, 본 발명은 사진 공정에 의하지 않고 자동정렬로 비아홀을 형성함으로써 사진 공정을 생략할 수 있으며, 자동정렬 공정이므로 오정렬이 발생하지 않는다.

Claims (10)

  1. 기판 상에 모스 트랜지스터를 형성하는 단계;
    상기 모스 트랜지스터를 포함하는 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막의 상층 일부를 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 선택적으로 식각하여 상기 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 상기 제2 층간절연막을 식각마스크로 이용하여 상기 모스 트랜지스터의 게이트 전극을 노출시키는 비아홀을 형성하는 단계를 포함하는 듀얼 다마신 형성방법.
  2. 제 1 항에 있어서,
    상기 비아홀을 형성한 후에 상기 스페이서가 형성된 제2 층간절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  3. 제 1 항에 있어서,
    상기 트렌치 측벽에 스페이서를 형성하는 단계는,
    상기 제2 층간절연막 상에 상기 트렌치 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 이용하여 상기 제1 층간절연막을 노출될 때까지 이방성 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 층간절연막은 하부 층간절연막 및 상부 층간절연막을 포함하며, 상기 트렌치는 상기 상부 층간절연막에 형성되며, 상기 비아홀은 상기 하부 층간절연막에 형성되는 것을 특징으로 하는 듀얼 다마신 형성방법.
  5. 제 4 항에 있어서,
    상기 하부 층간절연막은 실리콘 산화막으로 형성하며, 상기 상부 층간절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  6. 제 5 항에 있어서,
    상기 제2 층간절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 비아홀 및 트렌치를 도전막으로 채워 비아콘택 및 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  8. 제 7 항에 있어서,
    상기 비아콘택 및 배선은 워드라인 스트래핑인 것을 특징으로 하는 듀얼 다마신 형성방법.
  9. 제 7 항에 있어서,
    상기 도전막은 구리, 알루미늄, 텅스텐 중에서 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 듀얼 다마신 형성방법.
  10. 제 7 항에 있어서,
    상기 도전막을 형성하기 전에 배리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 다마신 형성방법.
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KR100791694B1 (ko) 2006-11-24 2008-01-03 동부일렉트로닉스 주식회사 듀얼 다마신을 이용한 금속 배선의 제조 방법

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