KR20060131129A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 컨택 플러그 형성시 절연막 상에 플러그 찌꺼기가 잔류하는 것을 방지하면서 반도체 소자의 금속배선 증착공정시 보이드 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막 상에 희생막을 증착하는 단계와, 상기 희생막 및 상기 절연막을 식각하여 상기 기판을 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀을 포함한 전체 구조 상부의 단차를 따라 확산방지막을 증착하는 단계와, 상기 컨택홀이 매립되도록 상기 확산방지막 상에 컨택 플러그용 도전층을 증착하는 단계와, 상기 절연막과 상기 확산방지막 및 상기 컨택 플러그용 도전층 간의 식각 선택비를 이용한 식각공정을 통해 상기 확산방지막 및 상기 컨택 플러그용 도전층을 일정 깊이로 리세스시키는 단계와, 상기 희생막을 제거하는 단계와, 상기 절연막을 포함한 전체 구조 상부에 금속배선을 증착하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
컨택 플러그, 금속배선, 심, 보이드, 희생막.
Description
도 1 내지 도 5는 종래 기술에 따른 반도체 소자 제조방법을 도시한 공정단면도.
도 6은 종래 기술에 따른 반도체 소자의 금속배선에 나타난 보이드 현상을 도시한 SEM 사진.
도 7은 종래 기술에 따른 반도체 소자의 금속배선에 나타난 보이드 현상을 도시한 TEM 사진.
도 8 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 제1 절연막
12, 112 : 컨택 플러그 13, 113 : 제2 절연막
14, 115 : 포토레지스트 패턴 15, 117 : 컨택홀
17, 119 : 확산 방지막 18, 120 : 컨택 플러그용 도전층
19, 116 : 식각공정 17a, 120a : 컨택 플러그
18a : 플러그 찌꺼기 S : 심
20, 121 : 금속배선 V : 보이드
114 : 희생막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 80㎚ 이내의 디자인룰(Design rule)을 갖는 반도체 소자의 컨택 플러그 및 금속배선 형성방법에 관한 것이다.
최근 반도체 소자의 미세화와 배선의 다층화 추세에 따라 컨택홀(contact hole) 또는 비아(via)홀의 깊이가 점점 더 깊어지고 있다. 이에 따라, 컨택홀 또는 비아홀에 매립되는 컨택 플러그 형성시 컨택 플러그의 손실(loss)이 발생된다. 이러한 컨택 플러그의 손실은 후속공정을 통해 컨택 플러그 상부에 형성될 금속배선의 손실을 일으키는 원인이 된다.
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 도시한 공정단면도이다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 컨택 플러그(12) 또는 금속배선을 포함한 소정의 하부 반도체 구조물층이 개재된 제1 절연막(11)을 형성한다. 그런 다음, 제1 절연막(11)을 포함한 전체 구조 상부에 제2 절연막(13)을 증착한 후, 포토리소그래피(photolithography) 공정을 통해 제2 절연막(13) 상에 포토레지스트 패턴(14)을 형성한다.
이어서, 포토레지스트 패턴(14)을 통해 제2 절연막(13)을 식각하여 컨택 플러그(12)를 노출시키는 컨택홀(15)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(14, 도 1 참조)을 제거하고, 컨택홀(15, 도 1 참조)이 형성된 전체 구조 상부의 단차를 따라 확산방지막(17)을 증착한다. 그런 다음, 컨택홀(15)이 매립되도록 확산 방지막(17) 상에 텅스텐과 같은 플러그 도전층(18)을 CVD(Chemical Vapor Deposition) 방식으로 증착한다. 이때, 컨택홀(15)의 깊이가 깊어 컨택홀(15)의 중앙부에서는 플러그 도전층(18)의 심(seam, S) 현상이 불가피하다.
이어서, 도 3에 도시된 바와 같이, 금속과 절연막 간의 식각선택비를 이용한 에치백(etch back) 공정(19)을 실시하여, 심(S)이 노출되지 않도록 플러그 도전층(18) 및 확산방지막(17)을 제1 깊이(H1)로 식각한다.
그러나, 이처럼 심(S)이 노출되지 않도록 플러그 도전층(18) 및 확산방지막(17)을 제1 깊이(H1)로 식각하면, 제2 절연막(13) 상부에 플러그 도전층(18)의 찌꺼기(18a)가 잔류하게 되는 문제점이 있다. 결국, 이러한 플러그 찌꺼기(18a)를 제거하기 위해서 종래에는 도 4에 도시된 바와 같이, 플러그 도전층(18) 및 확산방지막(17)을 제1 깊이(H1)보다 깊은 제2 깊이(H2)로 과도식각하였다.
그리고, 도 5에 도시된 바와 같이, PVD(Physical Vapor Depostion) 방식으로 금속배선(20)을 증착한다. 통상적으로 현재 80㎚ 이내의 디자인 룰을 갖는 반도체 소자의 금속배선 증착시에는 PVD 방식을 이용하고 있다. 그러나, 이러한 PVD 방식은 매립특성이 나쁜 문제점이 있다.
결국, 도 4에서와 같이, 플러그 도전층(18) 및 확산방지막(17)을 제2 깊이(H2)로 식각하면 플러그 도전층(18)과 제2 절연막(13) 간의 단차가 증가하여 금속배선(20)의 증착공정시 노출된 심(S)의 상부에서 보이드(V, void)가 발생하는 문제점이 있다. 이러한 금속배선의 보이드 현상은 도 5 및 도 6에 자세히 도시되었다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 컨택 플러그 형성시 절연막 상에 플러그 찌꺼기가 잔류하는 것을 방지하는 반도체 소자 제조방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 반도체 소자의 금속배선 증착공정시 보이드 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막 상에 희생막을 증착하는 단계와, 상기 희생막 및 상기 절연막을 식각하여 상기 기판을 노출시키는 컨택홀을 형성하 는 단계와, 상기 컨택홀을 포함한 전체 구조 상부의 단차를 따라 확산방지막을 증착하는 단계와, 상기 컨택홀이 매립되도록 상기 확산방지막 상에 컨택 플러그용 도전층을 증착하는 단계와, 상기 절연막과 상기 확산방지막 및 상기 컨택 플러그용 도전층 간의 식각 선택비를 이용한 식각공정을 통해 상기 확산방지막 및 상기 컨택 플러그용 도전층을 일정 깊이로 리세스시키는 단계와, 상기 희생막을 제거하는 단계와, 상기 절연막을 포함한 전체 구조 상부에 금속배선을 증착하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다.
실시예
도 8 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서, 도 8 내지 도 11에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 8에 도시된 바와 같이, 소정의 반도체 구조물층이 형성된 반도체 기판(110) 상에 제1 절연막(111)을 증착한다. 여기서, 반도체 구조물층은 트랜지스 터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀과 금속배선과 금속 플러그 등을 포함한다.
이어서, 제1 절연막(111)을 식각하여 기판(110)의 일정 영역을 노출시키는 컨택홀(미도시)을 형성한 다음, 컨택홀이 매립되는 금속 컨택 플러그(112; 이하, 제1 컨택 플러그라 함)를 형성한다.
이어서, 제1 컨택 플러그(112)를 포함한 제1 절연막(111) 상에 제2 절연막(113)을 증착한다. 이때, 제2 절연막(113)은 층간절연막(ILD : Inter Layer Dilectric)으로 산화막 계열의 물질로 형성한다. 예컨대, 제2 절연막(113)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 제2 절연막(113) 상에 희생막(114)을 증착한다. 이때, 희생막(114)은 제2 절연막(113)과 식각 선택비가 다른 물질로 형성한다. 바람직하게는, 희생막(114)은 제2 절연막(113)보다 식각 선택비가 높은 물질로 형성한다. 예컨대, 제2 절연막(113)이 산화막 계열의 물질로 이루어지면 희생막(114)은 질화막 계열의 물질로 형성한다. 바람직하게는, 질화막(nitride), 실리콘리치산화질화막(SRON, Silicon Rich Oxide Nitride) 및 실리콘산화질화막(SiON, Silicon Oxide Nitride) 의 일군에서 선택된 어느 하나로 형성한다. 한편, 제2 절연막(113)이 저유전상수 값(low-k)을 갖는 무기물(inorganic)로 이루어진 경우 희생막(114)은 유기물(organic) 폴리머(polymer)로 형성한다.
이어서, 희생막(114) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴(115)을 형성한다.
이어서, 포토레지스트 패턴(115)을 식각마스크로 이용한 식각공정(116)을 실시하여 희생막(113)과 제2 절연막(113)을 식각한다. 이로써, 제1 컨택 플러그(112)를 노출시키는 컨택홀(117)이 형성된다.
이어서, 도 9에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(115, 도 8 참조)을 제거한다.
이어서, 컨택홀(117)을 포함한 전체 구조 상부의 단차를 따라 확산방지막(119)을 증착한다. 이때, 확산방지막(119)은 후속공정을 통해 증착될 컨택 플러그용 도전층(120)이 제2 절연막(113)으로 확산되는 것을 방지한다. 예컨대, 확산방지막(119)은 Ti/TiN 또는 Ta/TaN으로 형성한다.
이어서, 컨택홀(117)이 매립되도록 확산방지막(119) 상에 컨택 플러그용 도전층(120)을 증착한다. 이때, 컨택홀(117)의 깊이가 깊어 증착된 컨택 플러그용 도전층(120) 내에 심(S)이 발생된다.
이어서, 도 10에 도시된 바와 같이, 희생막(114)과 확산방지막(119) 및 컨택 플러그용 도전층(120) 간의 식각 선택비를 이용한 전면식각공정(etch back)을 실시 하여 확산방지막(119) 및 컨택 플러그용 도전층(120)을 일정 깊이(H3)로 리세스(recess)시킨다. 이로써, 심이 노출되는 컨택 플러그(120a; 이하, 제2 컨택 플러그라 함)가 형성된다.
이어서, 도 11에 도시된 바와 같이, 습식식각공정을 실시하여 희생막(114, 도 10 참조)을 식각한다. 이로써, 제2 절연막(113)과 제2 컨택 플러그(120a) 간의 표면 단차(H4)가 감소된다.
이어서, 컨택 플러그(120a)를 포함한 제2 절연막(113) 상에 금속배선(121)을 증착한다. 이때, 금속배선(121)은 스텝 커버리지 특성이 나쁜 PVD 방식으로 증착하는데, 제2 절연막(113)과 제2 컨택 플러그(120a) 간의 표면 단차(H4)가 작아 금속배선(121) 내에 보이드가 발생하는 것을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 상부에 희생막이 형성된 절연막 상에 컨택 플러그용 도전층을 증착한 후 희생막 상에 플러그 찌꺼기가 잔류하지 않을 깊이로 컨택 플러그용 도전층을 식각하여 컨택 플러그를 형성함으로써 컨 택 플러그 형성시 플러그 찌꺼기가 잔류됨을 방지할 수 있다.
또한, 본 발명에 의하면, 상부에 희생막이 형성된 절연막 상에 컨택 플러그용 도전층을 증착한 후 컨택 플러그용 도전층을 식각하여 컨택 플러그를 형성한 다음 희생막을 제거함으로써 절연막과 컨택 플러그 간의 표면 단차를 감소시킨다. 따라서, 후속으로 컨택 플러그를 포함한 절연막 상에 PECVD 증착되는 금속배선에서 보이드 현상이 발생하는 것을 억제할 수 있다.
Claims (7)
- 반도체 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 희생막을 증착하는 단계;상기 희생막 및 상기 절연막을 식각하여 상기 기판을 노출시키는 컨택홀을 형성하는 단계;상기 컨택홀을 포함한 전체 구조 상부의 단차를 따라 확산방지막을 증착하는 단계;상기 컨택홀이 매립되도록 상기 확산방지막 상에 컨택 플러그용 도전층을 증착하는 단계;상기 절연막과 상기 확산방지막 및 상기 컨택 플러그용 도전층 간의 식각 선택비를 이용한 식각공정을 통해 상기 확산방지막 및 상기 컨택 플러그용 도전층을 일정 깊이로 리세스시키는 단계;상기 희생막을 제거하는 단계; 및상기 절연막을 포함한 전체 구조 상부에 금속배선을 증착하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 희생막은 상기 절연막과의 식각 선택비를 이용하여 제거하는 반도체 소 자 제조방법.
- 제 1 항에 있어서,상기 희생막은 상기 절연막이 산화막인 경우 질화막, 실리콘리치산화질화막 및 실리콘산화질화막 중 어느 하나로 형성하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 희생막은 상기 절연막이 저유전상수 값을 갖는 무기물인 경우 유기물 폴리머로 형성하는 반도체 소자 제조방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 희생막은 전면식각공정을 실시하여 제거하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 금속배선의 증착은 물리적 화학기상 증착 방식을 통해 이루어지는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 일정 깊이는 상기 희생막 상에 상기 플러그용 도전층의 찌꺼기가 잔류되지 않을 깊이로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050051343A KR20060131129A (ko) | 2005-06-15 | 2005-06-15 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050051343A KR20060131129A (ko) | 2005-06-15 | 2005-06-15 | 반도체 소자 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060131129A true KR20060131129A (ko) | 2006-12-20 |
Family
ID=37811244
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020050051343A KR20060131129A (ko) | 2005-06-15 | 2005-06-15 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20060131129A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846388B1 (ko) * | 2007-07-11 | 2008-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 배선 형성 방법 |
-
2005
- 2005-06-15 KR KR1020050051343A patent/KR20060131129A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100846388B1 (ko) * | 2007-07-11 | 2008-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 배선 형성 방법 |
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