KR20060072383A - 반도체 소자의 컨택 플러그 형성방법 - Google Patents

반도체 소자의 컨택 플러그 형성방법 Download PDF

Info

Publication number
KR20060072383A
KR20060072383A KR1020040110984A KR20040110984A KR20060072383A KR 20060072383 A KR20060072383 A KR 20060072383A KR 1020040110984 A KR1020040110984 A KR 1020040110984A KR 20040110984 A KR20040110984 A KR 20040110984A KR 20060072383 A KR20060072383 A KR 20060072383A
Authority
KR
South Korea
Prior art keywords
hard mask
contact plug
contact
semiconductor device
forming
Prior art date
Application number
KR1020040110984A
Other languages
English (en)
Inventor
이성권
이민석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040110984A priority Critical patent/KR20060072383A/ko
Publication of KR20060072383A publication Critical patent/KR20060072383A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 본 발명에서는 컨택 플러그와 다른 물성을 갖는 물질로 이루어진 하드 마스크를 이용한 식각공정을 통해 하부 도전층이 노출되도록 절연막 내에 컨택홀이 형성된 반도체 기판을 제공하는 단계와, 상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 상기 컨택 플러그를 증착하는 단계와, 상기 하드 마스크의 일부가 노출되도록 상기 컨택 플러그를 식각하는 단계와, 노출되는 상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계를 포함하는 반도체 소자의 메탈 컨택 형성방법을 제공함으로써 인접한 셀 영역과 주변회로 영역에 각각 잔류되는 하드 마스크의 두께를 거의 동일하게 유지시켜 후속 하드 마스크 제거공정시 컨택 플러그의 과도 손실에 의한 피복성 불량을 방지하여 반도체 소자의 컨택 플러그 불량을 방지할 수 있다.
반도체 소자, 메탈 컨택, 하드 마스크

Description

반도체 소자의 컨택 플러그 형성방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 컨택 플러그 형성방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 제1 층간 절연막
12, 112 : 하부 플러그 13, 113 : 제2 층간 절연막
14, 114 : 도전층 15, 115 : 하드 마스크
16, 116 : 제3 층간 절연막 17, 117 : 하드 마스크
17a, 117a : 하드 마스크 패턴 18, 118 : 컨택홀
19, 119 : 스페이서 120 : 폴리 실리콘막
20, 120a : 컨택 플러그
본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 특히, 하드 마스크 스킴(hard mask scheme)을 적용하는 반도체 소자의 컨택 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 반도체 소자의 제조공정시 더욱 정교한 공정 제어가 요구되고 있다. 특히, DRAM의 경우, 0.115㎛ 이하에서는 상부 배선과 도전층(bit line) 사이, 상부 배선과 도전층 하부에 형성된 메탈 플러그 사이, 또는 기판의 활성영역과 캐패시터 사이를 접속시키기 위한 컨택 플러그(contact plug) 형성공정에 대한 관심이 높아지고 있다.
DRAM 소자에 있어서 컨택 플러그 형성공정에서는 반도체 소자의 집적도가 증가함에 따라 식각공정 마진(margin)을 확보하기 위하여 하드 마스크 스킴(hard mask scheme)이 이용되고 있다. 하드 마스크 스킴은 식각 마스크로 포토 레지스트 대신에 하드 마스크를 사용하는 공정으로서, 대표적으로 하드 마스크는 폴리 실리콘막이 사용된다.
이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따른 하드 마스크 스킴을 이용한 반도체 소자의 컨택 플러그 형성방법과 그에 따른 문제점을 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 제1 층간 절연막(11)을 형 성한 후 식각하여 그 내부에 폴리 플러그(12)를 형성한다. 이어서, 폴리 플러그(12)를 포함하는 전체 구조 상부에 제2 층간 절연막(13)을 형성한다. 그런 다음, 제2 층간 절연막(13) 상에 도전층(14)과 하드 마스크(15)를 형성한 후 이 들(14, 15)의 양측벽에 스페이서(미도시)를 형성한다. 이어서, 스페이서를 포함하는 반도체 구조물층을 덮도록 전체 구조 상부에 제3 층간 절연막(16)을 형성한다. 그런 다음, 제3 층간 절연막(16) 상에 폴리 실리콘막으로 하드 마스크(17)를 증착한다.
이어서, 도 1b에 도시된 바와 같이, 하드 마스크(17) 상에 포토 레지스트 패턴(미도시)을 형성한 후 이 포토 레지스트 패턴을 식가 마스크로 이용한 식각공정을 실시하여 하드 마스크(17)를 식각한다. 이로써, 하드 마스크 패턴(17a)이 형성된다. 그런 다음, 스트립 공정을 실시하여 포토 레지스트 패턴을 제거한 후 하드 마스크 패턴(17a)을 식각 마스크로 이용한 식각공정을 실시하여 폴리 플러그(12)가 노출되는 컨택홀(18)이 형성된다. 그런 다음, 컨택홀(18) 형성공정시 생성되어 컨택홀(18)의 내측벽과 저부에 잔류되는 잔류물을 제거하기 위하여 세정공정을 실시한다.
이어서, 도 1c에 도시된 바와 같이, 컨택홀(18)의 내측벽에 질화막으로 스페이서(19)를 형성한다. 그런 다음, 컨택홀(18)이 매립되도록 전체 구조 상부에 컨택 플러그용 폴리 플러그(20)를 증착한다.
그러나, 종래기술에 따른 컨택 플러그 형성방법에서는 도 1b에서 실시된 컨택홀(18) 식각공정 및 세정공정시 셀 영역과 주변회로 영역의 경계면을 기준으로 하여 주변회로 영역에 인접한 셀 영역(A)과, 셀 영역에 인접한 주변회로 영역(B)에 형성된 하드 마스크 패턴(17a)이 식각되는 두께에 있어서 서로 큰 차이(대략 200Å 내지 600Å)를 보이게 된다. 즉, 도 1b에 도시된 바와 같이 셀 영역(A)에 형성된 하드 마스크 패턴(17a)이 주변회로 영역(B)에 형성된 하드 마스크 패턴(17a)보다 더 많이 식각되어 얇게 잔류되게 된다.
이 두 영역(A, B)에 잔류되는 하드 마스크 패턴(17a)의 두께 차는 후속 공정을 진행하는 동안 그대로 유지되는데, 이로 인하여 도 1d에 도시된 바와 같이 하드 마스크 패턴(17a) 제거공정시 식각 타겟(target)을 주변회로 영역(B)에 형성된 하드 마스크 패턴(17a)의 제거에 맞추는 경우 셀 영역(A)에서 폴리 플러그(20)가 과도 손실되어 후속 공정 진행시 피복성 불량에 의해 메탈 컨택이 오픈(open)되지 않는 문제를 야기시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하드 마스크 스킴을 이용한 반도체 소자의 컨택 플러그 형성공정에 있어서 컨택홀 형성 후 셀 영역과 주변회로 영역 간에 잔류되는 하드 마스크의 두께 차에 의해 발생하는 메탈 컨택용 플러그의 과도 손실에 의한 피복성 불량을 방지하여 메탈 컨택 불량을 방지할 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하드 마스크를 이용한 식각공정을 통해 하부 도전층이 노출되도록 절연막 내에 컨택홀이 형성된 반도체 기판을 제공하는 단계와, 상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 상기 하드 마스크와 서로 다른 물질로 컨택 플러그를 증착하는 단계와, 상기 하드 마스크의 일부가 노출되도록 상기 컨택 플러그를 식각하는 단계와, 노출되는 상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 일례로 DRAM 소자의 컨택 플러그 형성방법을 도시한 단면도들이다. 여기서, 'A' 영역은 셀 영역과 주변회로 영역을 경계로, 주변회로 영역과 인접한 셀 영역을 나타내고, 'B' 영역은 셀 영역에 인접한 주변회로 영역을 나타낸다.
도 2a에 도시된 바와 같이, 반도체 기판(110) 상에 제1 층간 절연막(111)을 증착한다. 이때, 제1 층간 절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass) 막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성할 수 있다.
이어서, 식각공정, 증착공정 및 평탄화 공정을 실시하여 제1 층간 절연막(111) 내부에 반도체 기판(110)의 액티브 영역과 접속되도록 하부 도전층으로 플러그(112)를 형성한다. 이때, 하부 플러그(112)는 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 하부 플러그(112)를 포함하는 전체 구조 상부에 제2 층간 절연막(113)을 증착한다. 이때, 제2 층간 절연막(113)은 제1 층간 절연막(111)과 동일한 물질로 형성할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제2 층간 절연막(113)을 평탄화할 수 있다.
이어서, 제2 층간 절연막(113) 상에 도전층(114)과 하드 마스크(115)를 형성한다. 이때, 도전층(114)은 폴리 실리콘막과 금속층 또는 폴리 실리콘막과 금속 실리사이드층으로 이루어질 수 있다. 여기서, 금속층은 텅스텐이고, 금속 실리사이드층은 텅스텐 실리사이드층이다. 한편, 하드 마스크(115)는 질화막 계열의 물질로 형성된다. 한편, 도전층(114)은 DRAM 소자에서는 비트라인일 수 있다.
이어서, 하드 마스크(115)와 도전층(114)의 양측벽에 스페이서(미도시)를 형성할 수 있다. 이때, 스페이서은 질화막 또는 산화막 계열의 물질로 형성할 수 있다.
이어서, 스페이서를 포함하는 결과물을 덮도록 전체 구조 상부에 제3 층간 절연막(116)을 증착한다. 이때, 제3 층간 절연막(116)은 제1 층간 절연막(111)과 동일한 물질이 단일층으로 형성하거나, 이 물질들이 적어도 2층 이상 적층된 구조로 형성할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 도전층(114) 상부에 형성된 질화막 계열의 하드 마스크(115)가 노출되도록 제3 층간 절연막(116)을 리세스시킨다. 이는, 후속 공정을 통해 증착되는 하드 마스크(117)를 질화막 계열의 물질로 형성하는 경우 접착 특성을 높이기 위함이다. 일반적으로 질화막과 산화막 간의 접착력은 낮은 것으로 알려져 있다.
이어서, 제3 층간 절연막(116) 상에 하드 마스크(117)를 증착한다. 이때, 하드 마스크(117)는 후속 공정을 통해 형성되는 컨택 플러그(120a, 도 2e참조)와 물성이 다른 물질로 형성한다. 바람직하게는 아모퍼스 카본(amorphous carbon) 또는 실크(SiLK)와 질화막 계열의 물질이 적층된 적층 구조로 형성하거나, 질화막 계열의 물질을 이용하여 단층 구조로 형성한다. 여기서, 질화막 계열의 물질은 SiN막 또는 SiON막을 사용할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 하드 마스크(117) 상부에 포토 레지스트 패턴(미도시)을 형성한 후 이 포토 레지스트 패턴을 이용한 식각공정을 실시하여 하드 마스크(117)를 식각한다. 이로써, 컨택홀(118)이 형성될 영역을 정의하는 하드 마스크 패턴(117a)이 형성된다.
이어서, 스트립 공정을 실시하여 포토 레지스트 패턴을 제거한 후 하드 마스크 패턴(117a)를 식각 마스크로 이용한 식각공정을 실시하여 제3 층간 절연막(116) 및 제2 층간 절연막(113)을 식각한다. 이로써, 하부 플러그(112)가 노출되는 컨택홀(118)이 형성된다.
이어서, 컨택홀(118) 형성공정시 생성되어 컨택홀(118)의 내측벽과 저부에 잔류되는 폴리머(polymer)와 같은 잔류물을 제거하기 위해 DHF(Dilluted HF) 또는 BOE(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액) 용액을 이용하여 세정공정을 실시한다.
한편, 하드 마스크(117)가 적어도 질화막을 포함하는 적층 구조로 형성되기 때문에 컨택홀(118)을 형성하기 위한 식각공정과, 컨택홀(118) 형성 후 실시되는 세정공정시 셀 영역(A)과 주변회로 영역(B)에서 거의 동일한 두께로 식각된다. 이에 따라, 세정공정 후 하드 마스크 패턴(117a)는 거의 동일한 두께로 잔류되게 된다.
이어서, 도 2c에 도시된 바와 같이, 컨택홀(118)의 내측벽에 스페이서(119)를 형성한다. 이때, 스페이서(119)는 질화막 계열의 물질, 예컨대 SiN막으로 형성한다. 여기서, 스페이서(119)는 컨택홀(118, 도 2b참조) 형성공정시 마스크 공정의 한계상 오정렬(misalign)이 발생되고, 이로 인하여 도전층(114)이 컨택홀(118)로 노출되는 경우 도전층(114)과 컨택 플러그(120)가 전기적으로 접속되는 것을 방지하기 위함이다.
이어서, 컨택홀(118)이 매립되도록 스페이서(119)를 포함하는 전체 구조 상부에 컨택 플러그용 폴리 실리콘막(120)을 증착한다.
이어서, 도 2d에 도시된 바와 같이, 플라즈마를 이용한 에치백(etch back) 공정을 실시하여 적어도 하드 마스크 패턴(117a)의 일부분이 노출되도록 폴리 실리콘막(120)을 식각한다.
이어서, 도 2e에 도시된 바와 같이, 식각공정을 실시하여 제3 층간 절연막(116) 상에 잔류되는 하드 마스크 패턴(117a)을 제거한다. 이때, 식각공정은 건식 또는 습식방식으로 실시할 수 있다. 예컨대, 건식방식은 하드 마스크(117)가 아모퍼스 카본 또는 실크로 이루어진 경우에 N2와 O2 플라즈마를 이용하여 실시한다. 습식방식은 하드 마스크(117)가 SiON 또는 SiN으로 이루어진 경우에 H3PO4 용액을 이용하여 실시한다. 이로써, 도시된 'C'와 같이 상부에 돌출부를 갖는 컨택 플러그(120a)가 형성된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 하드 마스크 스킴을 이용한 반도체 소자의 컨택 플러그 형성공정에 있어서, 후속 공정을 통해 증착되는 컨택 플러그와 다른 물성을 갖는 물질을 이용하여 하드 마스크를 형성한 후 이 하드 마스크를 이용하여 컨택홀을 형성함으로써 인접한 셀 영역과 주변회로 영역에 각각 잔류 되는 하드 마스크의 두께를 거의 동일하게 유지시켜 후속 하드 마스크 제거공정시 컨택 플러그의 과도 손실에 의한 피복성 불량을 방지하여 컨택 플러그 불량을 방지할 수 있다.
또한, 본 발명에 의하면, 컨택홀이 매립되도록 컨택 플러그용 폴리 실리콘막을 증착한 상태에서 하드 마스크의 일부가 노출되도록 폴리 실리콘막을 식각한 후 하드 마스크를 제거함으로써 상부가 돌출된 돌출부를 갖는 컨택 플러그를 형성할 수 있으며, 이를 통해 컨택 플러그와 접속되는 상부 스토리지 노드와의 접촉면적을 증대시키는 한편, 후속 공정을 통해 실시되는 스토리지 노드와의 컨택 형성공정 마진을 증대시킬 수 있다.

Claims (5)

  1. 하드 마스크를 이용한 식각공정을 통해 하부 도전층이 노출되도록 절연막 내에 컨택홀이 형성된 반도체 기판을 제공하는 단계;
    상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 상기 하드 마스크와 서로 다른 물질로 컨택 플러그를 증착하는 단계;
    상기 하드 마스크의 일부가 노출되도록 상기 컨택 플러그를 식각하는 단계; 및
    노출되는 상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계;
    를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크는 아모퍼스 카본 또는 실크(SiLK)와 질화막 계열의 물질이 적층된 적층 구조로 형성하거나, 질화막 계열의 물질을 이용하여 단층 구조로 형성하는 반도체 소자의 컨택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 질화막 계열의 물질은 SiN막 또는 SiON막인 반도체 소자의 컨택 플러그 형성방법.
  4. 제 1 항에 있어서,
    상기 하드 마스크 제거공정은 상기 하드 마스크가 아모퍼스 카본 또는 실크로 형성되는 경우 N2와 O2 플라즈마 가스를 이용한 건식방식으로 실시하는 반도체 소자의 컨택 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크 제거공정은 상기 하드 마스크가 SiON 또는 SiN으로 형성되는 경우 H3PO4 용액을 이용한 습식방식으로 실시하는 반도체 소자의 컨택 플러그 형성방법.
KR1020040110984A 2004-12-23 2004-12-23 반도체 소자의 컨택 플러그 형성방법 KR20060072383A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110984A KR20060072383A (ko) 2004-12-23 2004-12-23 반도체 소자의 컨택 플러그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110984A KR20060072383A (ko) 2004-12-23 2004-12-23 반도체 소자의 컨택 플러그 형성방법

Publications (1)

Publication Number Publication Date
KR20060072383A true KR20060072383A (ko) 2006-06-28

Family

ID=37165582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110984A KR20060072383A (ko) 2004-12-23 2004-12-23 반도체 소자의 컨택 플러그 형성방법

Country Status (1)

Country Link
KR (1) KR20060072383A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780596B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법
KR100782485B1 (ko) * 2006-08-18 2007-12-05 삼성전자주식회사 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780596B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 콘택플러그 제조 방법
US7745331B2 (en) 2006-06-30 2010-06-29 Hynix Semiconductor Inc. Method for fabricating contact plug in semiconductor device
KR100782485B1 (ko) * 2006-08-18 2007-12-05 삼성전자주식회사 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들
US8211793B2 (en) 2006-08-18 2012-07-03 Samsung Electronics Co., Ltd. Structures electrically connecting aluminum and copper interconnections and methods of forming the same

Similar Documents

Publication Publication Date Title
US7335589B2 (en) Method of forming contact via through multiple layers of dielectric material
KR100299594B1 (ko) 디램 장치의 제조 방법
KR100799125B1 (ko) 캐패시터를 구비한 반도체 소자의 제조방법
KR100571658B1 (ko) 반도체소자 제조 방법
KR20020042274A (ko) 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR100400308B1 (ko) 반도체소자의 보더리스 콘택 형성방법
US6156636A (en) Method of manufacturing a semiconductor device having self-aligned contact holes
KR100616499B1 (ko) 반도체소자 제조 방법
KR20060131144A (ko) 반도체 소자의 컨택 플러그 형성방법
US7179744B2 (en) Method for fabricating semiconductor device
KR20060072383A (ko) 반도체 소자의 컨택 플러그 형성방법
KR100721548B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR20070002325A (ko) 반도체 소자 제조방법
US7199013B2 (en) Semiconductor device and method for fabricating the same
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100733458B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR20060076010A (ko) 반도체 소자의 제조방법
KR100483204B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20060135192A (ko) 반도체 소자의 캐패시터 형성방법
KR20080001275A (ko) 반도체 소자 제조방법
KR20060131129A (ko) 반도체 소자 제조방법
KR20070055880A (ko) 반도체 소자 제조방법
KR20050061736A (ko) 반도체소자 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination