KR100723524B1 - 금속 화학기계적 연마과정에서 절연막 침식이 감소된반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
금속 화학기계적 연마과정에서 절연막 침식이 감소된 반도체 소자 및 그의 제조방법을 제공한다. 상기 반도체 소자는 기판 상에 위치하는 게이트 전극들을 구비한다. 상기 기판 상에 상기 게이트 전극들 사이의 공간을 매립하는 제1 층간 산화막이 위치한다. 상기 제1 층간 산화막 상에 상기 제1 층간 산화막에 비해 경질(hard)인 제2 층간 산화막이 위치한다. 상기 제2 층간 산화막 및 상기 제1 층간 산화막을 관통하는 플러그 전극이 제공된다.
Description
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 110 : 게이트 전극
117 : 제1 식각저지막 120 : 제1 층간 산화막
130 : 제2 층간 산화막 120a : 콘택홀
133 : 제1 배리어 도전막 135 : 제1 배선 도전막
140 : 배선간 절연막 143 : 제2 배리어 도전막
145 : 제2 배선 도전막
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 더 구체적으로는 금속 화학기계적 연마과정에서 절연막의 침식이 감소된 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자가 고성능화, 고집적화됨에 따라 다층 구조의 배선들이 필요하게 되었다. 이를 구현하기 위해서는 도전막 적층, 상기 도전막 패터닝, 상기 도전막 상에 절연막 적층, 상기 절연막을 패터닝하는 공정을 여러 번 반복하여야 한다. 이 때, 각 층은 토폴러지(topology)를 갖게 되고 이러한 토폴러지는 층들이 반복하여 적층되어 갈수록 더욱 심화된다. 이러한 토폴러지는 노광 공정에서의 초점심도 마진을 떨어뜨려 패턴불량을 야기할 수 있다. 이를 해결하기 위해 적층된 층을 광역 평탄화시키는 화학기계적 연마(Chemical Mechanical Polishing; CMP)공정이 개발되기에 이르렀다.
이러한 화학기계적 연마 공정은 크게 산화막 CMP 공정과 금속막 CMP 공정으로 나뉠 수 있다. 상기 금속막 CMP 공정은 콘택홀을 구비하는 절연막 상에 상기 콘택홀을 매립하는 금속막을 적층하고, 상기 금속막을 상기 절연막이 노출될 때까지 연마하는 것을 특징으로 한다. 이 때, 상기 콘택홀이 밀집된 영역에서는 상기 콘택홀이 성긴 영역에서보다 상기 금속막이 과도하게 연마되어 금속막의 디싱(dishing)이 발생할 수 있다. 또한, 상기 밀집된 콘택홀 주변의 절연막의 침식(erosion)이 발생할 수 있다. 상기 절연막의 침식은 후속하는 포토리소그래피 공정 및 식각 공정에서 공정오류를 유발할 수 있다.
이를 해결하기 위한 방법이 미국등록특허 제6,569,770호에 "텅스텐 CMP 공정의 산화막 침식을 개선하기 위한 방법(Method for improving oxide erosion of tungsten CMP operation)"을 제목으로 개시되었다. 상기 미국등록특허에 따르면, 기판 상에 산화막을 적층한 후 상기 산화막을 화학기계적 연마하고, 상기 연마된 산화막 상에 실리콘 질화막을 적층한다. 상기 질화막과 상기 산화막 내에 상기 질화막과 상기 산화막을 관통하는 콘택홀을 형성하고, 상기 질화막 상에 상기 콘택홀을 매립하는 금속막을 형성한 후, 상기 금속막을 화학기계적 연마한다. 상기 금속막 화학기계적 연마과정에서 상기 질화막은 연마저지막의 역할을 수행하므로, 절연막 침식현상이 발생하지 않을 수 있다.
그러나, 연마저지막으로 실리콘 질화막을 사용하는 경우, 상기 콘택홀을 형성하는 과정에서 찌꺼기(residue)가 많이 발생할 수 있고 상기 찌꺼기는 상기 콘택홀 내에 쌓일 수 있다. 그 결과, 상기 콘택홀의 오픈 불량이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀의 오픈 불량이 발생하지 않고, 금속 화학기계적 연마과정에서 절연막의 침식이 감소된 반도체 소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 위치하는 게이트 전극들을 구비한다. 상기 기판 상에 상기 게이트 전극들 사이의 공간을 매립하는 제1 층간 산화막이 위치한다. 상기 제1 층간 산화막 상에 상기 제1 층간 산화막에 비해 경질(hard)인 제2 층간 산화막이 위치한다. 상기 제2 층간 산화막 및 상기 제1 층간 산화막을 관통하는 플러그 전극이 제공된다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 실시예는 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 기판 상에 게이트 전극들을 형성하는 것을 포함한다. 상기 기판 상에 상기 게이트 전극들 사이의 공간을 매립하는 제1 층간 산화막을 형성한다. 상기 제1 층간 산화막 상에 상기 제1 층간 산화막에 비해 경질(hard)인 제2 층간 산화막을 형성한다. 상기 제2 층간 산화막 및 상기 제1 층간 산화막을 관통하는 콘택홀을 형성한다. 상기 제2 층간 산화막 상에 상기 콘택홀을 채우는 제1 배선 도전막을 형성한다. 상기 제1 배선 도전막을 화학기계적 연마하여 플러그 전극을 형성한다. 상기 제1 배선 도전막을 화학기계적 연마하는 과정에서 상기 제2 층간 산화막 즉, 화학기계적 연마시 제거 속도가 낮은 산화막이 노출된다. 따라서, 상기 플러그 전극 주변의 상기 제2 층간 산화막의 침식은 획기적으로 감소될 수 있다.
상기 제1 층간 산화막은 HARP(High Aspect Ratio Process) 산화막일 수 있다. 이로써, 상기 HARP 산화막 하부의 트랜지스터의 성능을 향상시킬 수 있다.
이와는 달리, 상기 제1 층간 산화막은 저유전율막일 수 있다. 이로써, 게이트 전극들 사이 또는 상기 저유전율막을 사이에 둔 배선들 사이의 기생 캐패시턴스를 감소시킬 수 있다. 상기 저유전율막은 SiOC막일 수 있다.
상기 제2 층간 산화막을 형성하기 전에, 상기 제1 층간 산화막을 화학기계적 연마할 수 있다. 한편, 상기 제2 층간 산화막은 TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silica Glass)막 또는 FSG(Fluorine doped silicate glass)막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 막일 수 있다.
상기 제1 배선 도전막은 텅스텐막일 수 있고, 이 경우, 상기 플러그 전극은 텅스텐 플러그 전극이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 기판(100)을 제공한다. 상기 기판(100) 내에 소자분리구조(100a)를 형성하여 활성영역을 한정한다. 상기 소자분리구조(100a)는 도면에 도시된 바와 같이 트렌치 소자분리법(trench isolation method)을 사용하여 형성될 수 있으나, 이에 한정되지 않고 로코스(LOCOS; local oxidation of silicon)법을 사용하여 형성될 수도 있다.
상기 기판(100) 상에 게이트 전극들(110)을 형성한다. 상기 게이트 전극(110)을 형성하기 전에, 상기 기판(100) 상에 게이트 절연막(미도시)을 형성할 수 있다. 상기 게이트 전극(110)은 게이트 도전막 예를 들어, 게이트 폴리실리콘막과 게이트 실리사이드막을 차례로 적층한 후, 상기 게이트 실리사이드막 및 상기 게이트 폴리실리콘막을 차례로 식각하여 형성할 수 있다.
상기 게이트 전극(110) 상에 스페이서 절연막을 적층하고, 상기 스페이서 절연막을 이방성 식각(anisotropic etch)하여 상기 게이트 전극(110)의 측면 상에 스페이서(115)를 형성할 수 있다. 상기 스페이서 절연막은 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiON)일 수 있다.
이어서, 상기 게이트 전극(110) 및 상기 스페이서(115)를 마스크로 하여 상기 기판(100) 내에 불순물을 도우핑한다. 그 결과, 상기 게이트 전극(110)의 양측에 소오스/드레인 영역들(미도시)이 형성되고, 상기 게이트 전극(110) 하부에 채널 영역이 한정된다.
상기 게이트 전극(110) 및 상기 게이트 전극(110)에 의해 노출된 기판 상에 제1 식각저지막(117)을 형성할 수 있다. 상기 제1 식각저지막(117)은 실리콘 산화막에 대해 식각 선택비를 갖는 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiON)일 수 있으며, 그의 두께는 300 내지 600Å일 수 있다.
이어서, 상기 제1 식각저지막(117) 상에 상기 게이트 전극들(110) 사이의 공간을 매립하는 제1 층간 산화막(120)을 형성한다. 상기 제1 층간 산화막(120)의 두께는 약 5000Å일 수 있다.
상기 제1 층간 산화막(120)은 HARP(High Aspect Ratio Process) 산화막일 수 있다. 상기 HARP 산화막은 기판 상에 절연물질이 적층될 때, 적층 속도가 다른 여러 단계를 거쳐서 적층되는 것을 특징으로 한다. 구체적으로, 절연물질이 느린 속도로 적층되어 단차를 콘포말하게 피복한 후, 절연물질이 빠른 속도로 적층된다. 그 결과, 상기 HARP 산화막은 상기 게이트 전극들(110) 사이의 공간을 보이드 없이 매립할 수 있다. 추가적으로, 상기 HARP 산화막은 상기 기판(110) 상에 가해지는 스트레스를 조정하여 트랜지스터의 성능을 향상시킬 수 있다. 구체적으로, 상기 채널 영역에 인장응력을 가해 트랜지스터의 포화전류를 향상시킬 수 있다.
이와는 달리, 상기 제1 층간 산화막(120)은 저유전율막일 수 있다. 한편, 상기 저유전율막은 상기 게이트 전극들(110) 또는 상기 저유전율막을 사이에 둔 배선들 사이의 기생 캐패시턴스(parasitic capacitance)를 감소시켜, 상기 배선들의 데이터 전송속도를 향상시킬 수 있다. 상기 저유전율막은 구체적으로 SiOC막일 수 있다.
이어서, 상기 제1 층간 산화막(120)을 화학기계적 연마법(chemical mechanical polishing method)을 사용하여 평탄화할 수 있다.
도 1b를 참조하면, 연마된 제1 층간 산화막(120)은 상기 기판으로부터 약 3000Å의 높이를 가질 수 있다. 상기 연마된 제1 층간 산화막(120)의 표면에는 화학기계적 연마 과정에서 발생한 스크래치(scratch) 등이 존재할 수 있다.
도 1c를 참조하면, 상기 연마된 제1 층간 산화막(120) 상에 제2 층간 산화막(130)을 형성한다. 이로써, 제1 층간 산화막(120)의 표면에 발생되었을 수 있는 스크래치를 메울 수 있다. 상기 제2 층간 산화막(130)은 상기 제1 층간 산화막(120)에 비해 경질(hard)이다. 다시 말해서, 상기 제2 층간 산화막(130)은 상기 제1 층간 산화막(120)에 비해 기계적 강도가 높아, 후속하는 화학기계적 연마시의 제거 속도가 상기 제1 층간 산화막(120)에 비해 낮은 막이다.
상기 제1 층간 산화막(120)이 평탄화되었을 경우, 상기 제2 층간 산화막 (130) 또한 평탄한 표면을 가질 수 있다. 상기 제2 층간 산화막(130)은 예를 들어, TEOS막, USG막, FSG막 또는 이들의 복합막일 수 있다. 상기 제2 층간 산화막(130)의 두께는 약 1500Å일 수 있다.
도 1d를 참조하면, 상기 제2 층간 산화막(130) 및 상기 제1 층간 산화막(120) 내에 상기 제2 층간 산화막(130) 및 상기 제1 층간 산화막(120)을 관통하는 콘택홀(120a)을 형성한다. 이 과정에서 상기 제1 식각저지막(117)은 식각종료점으로 사용될 수 있다. 따라서, 상기 콘택홀(120a) 내에 상기 제1 식각저지막(117)이 노출된다. 상기 노출된 제1 식각저지막(117)을 식각하여 상기 기판(100) 또는 상기 게이트 전극(110)을 노출하는 콘택홀(120a)을 형성한다.
상기 제2 층간 산화막(130) 상부 및 상기 콘택홀(120a) 내에 제1 배리어 도전막(a first barrier conductive layer; 133)을 형성할 수 있다. 상기 제1 배리어 도전막(133)은 예를 들어, 티타늄막(Ti), 탄탈륨막(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 이들의 다중층일 수 있다. 바람직하게는 상기 제1 배리어 도전막(133)은 티타늄막(Ti)과 티타늄 질화막(TiN)이 차례로 적층된 것일 수 있다. 또한, 상기 제1 배리어 도전막(133)은 상기 콘택홀(120a) 내부를 콘포말(conformal)하게 코팅하도록 형성되는 것이 바람직하다.
상기 제1 배리어 도전막(133) 상에 상기 콘택홀(120a)을 채우는 제1 배선 도전막(135)을 형성한다. 상기 제1 배선 도전막(135)은 텅스텐막일 수 있다.
도 1e를 참조하면, 상기 제1 배선 도전막(135) 및 상기 제1 배리어 도전막(133)을 상기 제2 층간 산화막(130)이 노출될 때까지 화학기계적 연마한다. 상기 연마된 제1 배선 도전막(135) 및 상기 제1 배리어 도전막(133)은 플러그 전극(137)을 형성한다. 상기 플러그 전극(137)은 상기 제2 층간 산화막(130) 및 상기 제1 층간 산화막(120)을 관통하여, 상기 기판(100) 또는 상기 게이트 전극(110)에 접속한다.
상기 제2 층간 산화막(130)은 상기 제1 층간 산화막(120)에 비해 경질이어서 화학기계적 연마시 제거 속도(removal rate)가 낮다. 따라서, 상기 제1 배선 도전막(135) 및 상기 제1 배리어 도전막(133)을 화학기계적 연마하는 과정에서 상기 제2 층간 산화막(130)에 스크래치가 발생하지 않을 수 있다. 이와 더불어, 상기 제2 층간 산화막(130)에는 침식이 거의 나타나지 않을 수 있다. 특히, 상기 플러그 전극(137)이 밀집한 영역에서 상기 플러그 전극 주변의 층간 산화막의 침식(erosion)이 크게 감소되어, 상기 연마 완료된 제2 층간 산화막(130)의 표면은 거의 평탄할 수 있다.
상기 플러그 전극(137) 및 상기 플러그 전극(137) 주변에 노출된 상기 제2 층간 산화막(130) 상에 배선간 절연막(Inter Metal Dielectric; 140)을 형성한다. 상기 배선간 절연막(140)을 형성하기 전에 상기 제2 층간 산화막(130) 상에 제2 식각저지막(미도시)을 형성할 수 있다. 상기 제2 식각저지막은 SiCN막일 수 있다. 또한, 상기 배선간 절연막(140)은 SiCOH막일 수 있다.
이어서, 상기 배선간 절연막(140) 및 상기 제2 식각저지막 내에 상기 플러그 전극을 노출시키는 그루브(140a)를 형성한다. 상기 그루브(140a) 내에 제2 배리어 도전막(143) 및 제2 배선 도전막(145)을 차례로 적층한다. 상기 제2 배리어 도전막(143)은 예를 들어, 티타늄막(Ti), 탄탈륨막(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 이들의 다중층일 수 있다. 바람직하게는 상기 제2 배리어 도전막(143)은 티타늄막(Ti)과 티타늄 질화막(TiN)이 차례로 적층된 것일 수 있다. 상기 제2 배선 도전막(145)은 구리막일 수 있다.
도 1f를 참조하면, 상기 제2 배선 도전막(145) 및 상기 제2 배리어 도전막(143)을 상기 배선간 절연막(140)이 노출될 때까지 연마한다. 상기 연마된 제2 배선 도전막(145) 및 상기 제2 배리어 도전막(143)은 배선(147)을 형성한다. 상기 배선(147)은 상기 배선간 절연막(140)을 관통하여, 상기 플러그 전극(137)에 접속한다.
상술한 바와 같이, 상기 제2 층간 산화막(130)의 표면은 거의 평탄하므로, 상기 배선간 절연막(140)의 표면을 비롯한 상기 적층 직후의 제2 배리어 도전막(143)의 표면 및 상기 적층 직후의 제2 배선 도전막(145)의 표면은 거의 평탄할 수 있다. 따라서, 상기 제2 배선 도전막(145) 및 상기 제2 배리어 도전막(143)의 연마가 종료된 후, 상기 제2 배선 도전막(145) 또는 상기 제2 배리어 도전막(143)의 찌꺼기가 상기 기판(100) 상에 남지 않을 수 있다.
이하, 본 발명의 이해를 돕기 위한 실험예를 제시한다.
<제조예>
기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 HARP 산화막을 5000Å 두께로 적층한 후, 상기 HARP 산화막을 화학기계적 연마하여 상기 HARP 산화막의 높이가 3000Å이 되도록 하였다. 상기 연마된 HARP 산화막 상에 TEOS 산화막을 1500Å의 두께로 적층하였다. 그 후, 상기 TEOS 산화막 및 상기 HARP 산화막 내에 콘택홀을 형성하고, 상기 TEOS 산화막 상에 상기 콘택홀을 매립하는 텅스텐막 을 3000Å의 두께로 적층하였다. 이어서, 상기 텅스텐막을 상기 TEOS 산화막이 노출될 때까지 화학기계적 연마하였다.
<비교예 1>
HARP 산화막 대신 HDP(High Density Plasma)-CVD 산화막을 사용한 것을 제외하고는 상기 제조예에 따른 방법과 동일한 방법으로 시료를 제작하였다.
<비교예 2>
기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 HARP 산화막을 6500Å 두께로 적층한 후, 상기 HARP 산화막을 화학기계적 연마하여 상기 HARP 산화막의 높이가 4500Å이 되도록 하였다. 상기 연마된 HARP 산화막 내에 콘택홀을 형성하고, 상기 HARP 산화막 상에 상기 콘택홀을 매립하는 텅스텐막을 3000Å의 두께로 적층하였다. 이어서, 상기 텅스텐막을 상기 HARP 산화막이 노출될 때까지 화학기계적 연마하였다.
층간
산화막이
트랜지스터의 성능에 미치는 영향 평가
상기 제조예 및 비교예 1에 따른 시료의 트랜지스터 포화전류를 측정하여 하기 표 1에 나타내었다. 표 1에 나타난 트랜지스터 포화전류는 해당 트랜지스터의 오프전류가 7㎁/㎛일 때의 값이다.
| 층간 산화막 종류 | 포화전류(Idsat @7㎁/㎛) | |
| 제조예 | HARP 산화막/TEOS 산화막 | 600 ㎂/㎛ |
| 비교예 1 | HDP-CVD 산화막/TEOS 산화막 | 540 ㎂/㎛ |
표 1을 참조하면, 제1 층간 산화막으로서 HARP 산화막을 사용한 경우(제조예), HDP-CVD 산화막을 사용한 경우(비교예 1)에 비해 포화전류가 60㎂/㎛ 즉, 약 10%정도 개선된 것을 알 수 있다.
층간
산화막의
침식 감소 여부 평가
상기 제조예 및 비교예 2에 따른 시료의 텅스텐 화학기계적 연마 후, 층간 산화막 침식량을 측정하여 하기 표 2에 나타내었다.
| 공정조건 | 산화막 침식량(Å) | ||
| 층간 산화막 종류 | 텅스텐막 두께(Å) | ||
| 제조예 | HARP 산화막/TEOS 산화막 | 3000 | 320 |
| 비교예 2 | HARP 산화막 | 3000 | 460 |
표 2를 참조하면, 텅스텐 화학기계적 연마에 의해 노출되는 막이 경질 산화막인 TEOS 산화막인 경우, 상기 TEOS 산화막에 비해 연질(soft)인 HARP 산화막에 비해 침식량이 약 30% 정도 감소함을 알 수 있다. 따라서, 텅스텐 화학기계적 연마에 의해 노출되는 막은 경질 산화막인 것이 바람직함을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 층간 산화막을 제1 층간 산화막과 상기 제1 층간 산화막에 비해 경질인 제2 층간 산화막의 다중층으로 형성함으로써, 제1 배선 도전막의 화학기계적 연마시 상기 제2 층간 산화막 상에 스크래치의 발생을 최소화할 수 있다. 또한, 층간 산화막의 침식을 효과적으로 감소시킬 수 있다. 나아가, 상기 제1 층간 산화막을 HARP막으로 형성한 경우 트랜지스터의 성능향상을 기대할 수 있고, 상기 제1 층간 산화막을 저유전율막으로 형성한 경우 게이트 전극들간 기생 캐패시턴스를 최소화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 기판 상에 위치하는 게이트 전극들;상기 기판 상에 위치하여 상기 게이트 전극들 사이의 공간을 매립하고 HARP(High Aspect Ratio Process) 산화막인 제1 층간 산화막;상기 제1 층간 산화막 상에 위치하고, 상기 제1 층간 산화막에 비해 경질(hard)인 제2 층간 산화막; 및상기 제2 층간 산화막 및 상기 제1 층간 산화막을 관통하는 플러그 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 제1 층간 산화막은 평탄화된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2 층간 산화막은 TEOS막, USG막, FSG막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 플러그 전극은 텅스텐 플러그 전극인 것을 특징으로 하는 반도체 소자.
- 기판 상에 게이트 전극들을 형성하고,상기 기판 상에 상기 게이트 전극들 사이의 공간을 매립하고, HARP(High Aspect Ratio Process) 산화막인 제1 층간 산화막을 형성하고,상기 제1 층간 산화막 상에 상기 제1 층간 산화막에 비해 경질(hard)인 제2 층간 산화막을 형성하고,상기 제2 층간 산화막 및 상기 제1 층간 산화막을 관통하는 콘택홀을 형성하고,상기 제2 층간 산화막 상에 상기 콘택홀을 채우는 제1 배선 도전막을 형성하고,상기 제1 배선 도전막을 화학기계적 연마하여 플러그 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 8 항에 있어서,상기 제2 층간 산화막을 형성하기 전에, 상기 제1 층간 산화막을 화학기계적 연마하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제2 층간 산화막은 TEOS막, USG막, FSG막 및 이들의 복합막으로 이루어진 군에서 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제1 배선 도전막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 층간 산화막과 상기 기판 사이, 및 상기 제1 층간 산화막과 상기 게이트 전극 사이에 배치된 제1 식각저지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 플러그 전극 및 상기 제2 층간 산화막 상에 차례로 배치된 제2 식각저지막 및 배선간 절연막; 및 상기 배선간 절연막 및 상기 제2 식각저지막을 관통하여 상기 플러그 전극에 접속하는 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 제2 식각저지막은 SiCN막이고, 상기 배선간 절연막은 SiCOH막인 것을 특징으로 하는 반도체 소자.
- 제 8 항에 있어서,상기 제1 층간 산화막을 형성하기 전에, 상기 게이트 전극 및 상기 기판 상에 제1 식각저지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 플러그 전극 및 상기 제2 층간 산화막 상에 제2 식각저지막과 배선간 절연막을 차례로 형성하고, 상기 배선간 절연막 및 상기 제2 식각저지막을 관통하여 상기 플러그 전극에 접속하는 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 19 항에 있어서,상기 제2 식각저지막은 SiCN막이고, 상기 배선간 절연막은 SiCOH막인 것을 특징으로 하는 반도체 소자의 제조방법.
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