JP2004193563A - Ｍｉｍキャパシタを有する半導体素子 - Google Patents

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Abstract

【課題】 ＭＩＭキャパシタを有する半導体素子を提供する。
【解決手段】 本発明は半導体基板上に形成され、下部電極及び誘電体膜及び上部電極で構成されたＭＩＭキャパシタを含む。前記ＭＩＭキャパシタの上部電極及び下部電極上には前記ＭＩＭキャパシタの上部電極上に第１ビアホールを有する第１層間絶縁膜及び第２ビアホールを有する第２層間絶縁膜が形成されている。前記第２層間絶縁膜上で第１ビアホール及び第２ビアホールを通じて前記上部電極と連結される配線層が形成されてＭＩＭキャパシタの下部電極及び配線層間の垂直距離を大きくする。このように、本発明の半導体素子は配線方法を変更することによって寄生キャパシタの影響を最小化して安定したＭＩＭキャパシタ特性を有する。
【選択図】 図３

Description

本発明は半導体素子に係り、より詳細にはＭＩＭキャパシタを有する半導体素子に関する。
一般的に、半導体素子の集積度が高まるにつれて従来のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタは誘電体膜とシリコン膜との間に低誘電体膜が形成されて所望のキャパシタンスを得られなくなった。これにより、前記ＭＩＳキャパシタの替わりにＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが導入された。
図１は、従来技術によって形成されたＭＩＭキャパシタを有する半導体素子の断面図である。
具体的に、半導体基板１１上にゲート１３、ソース１５及びドレーン１７ａ、１７ｂを含むトランジスタが形成されている。前記トランジスタの第１ドレーン１７ａは導電体パターン１９を通じてＭＩＭキャパシタの下部電極２１に連結される。前記ＭＩＭキャパシタの下部電極２１上にはＭＩＭキャパシタの誘電体膜２３及びＭＩＭキャパシタの上部電極２５が形成されている。前記下部電極２１及び上部電極２５は金属膜よりなる。前記ＭＩＭキャパシタの上部電極２５上には配線層２７が連結されている。前記トランジスタの第２ドレーン１７ｂは導電体パターン１９及び配線層２９、３１を通じて上部配線層３３と連結される。図１で、参照番号３５、４５、５５、６５は絶縁膜を表す。
ところが、前記図１に示す従来の半導体素子はＭＩＭキャパシタの下部電極２１とＭＩＭキャパシタの上部電極２５とを連結する配線層２７間の距離が十分ではなく寄生キャパシタが過度に形成される。このように形成された寄生キャパシタは前記ＭＩＭキャパシタに大きな影響を与える。
また、前記寄生キャパシタによるＭＩＭキャパシタの影響は、ＭＩＭキャパシタが形成される部分とそれ以外の部分との間の段差を減少させるために絶縁膜の厚さを薄くする場合にはさらに深刻な問題を発生させる。これと関連して絶縁膜の厚さによる寄生キャパシタンスの影響をシミュレーションした結果を図２に示す。図２に示されたように寄生キャパシタンスは絶縁膜の厚さが薄ければ急に増加することが分かる。
結果的に、図１に示す従来技術によって製造された半導体素子において、前記下部電極２１と上部電極２５とに連結された配線層２７間に形成された寄生キャパシタの影響によって安定したＭＩＭキャパシタの特性を得ることが難しい。また、前記寄生キャパシタンスは製造工程上の重要な変数によって大きく変わるので、さらに安定したＭＩＭキャパシタの特性を得ることが非常に難しい。
本発明が解決しようとする技術的課題は、前述した問題点を解決して寄生キャパシタンスによる影響を抑制して安定した特性のＭＩＭキャパシタを有する半導体素子を提供することである。
前記課題を解決するために、本発明の一例による半導体素子は半導体基板上に形成され、下部電極、誘電体膜及び上部電極で構成されたＭＩＭキャパシタを含む。前記ＭＩＭキャパシタの前記上部電極及び前記下部電極上に形成され、前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜が備わる。前記第１ビアホール内にランディングパッド型の独立配線層が形成されている。前記ＭＩＭキャパシタの上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜が形成されている。前記第２ビアホール内に前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層が形成されている。
前記ＭＩＭキャパシタの前記下部電極は前記半導体基板上に形成されたドレーンと接触されている。前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成される。
前記上部電極の下部に形成された前記誘電体膜は、前記上部電極が形成された領域以外に形成された前記誘電体膜よりも厚いこともある。前記上部電極上には酸化膜、窒化膜、ＦＳＧ膜、ＯＳＧ膜、及びＳｉＣ膜のうち何れか一つの膜またはこの複合膜よりなる絶縁膜パターンが形成されていても良い。前記絶縁膜パターンは前記上部電極が形成された領域以外の部分には形成されていないこともある。
前記第１層間絶縁膜は前記第１ビアホールよりも大きく、前記第１ビアホールよりも低い深さで形成されたトレンチを加えて備えられる。前記第２層間絶縁膜は前記第２ビアホールよりも高くて前記第２ビアホールよりも低い深さで形成されたトレンチを加えて備えられる。
前記ランディングパッド型の独立配線層は前記第１層間絶縁膜と同じ高さに形成されても良い。前記ランディングパッド型の独立配線層は相互独立した複数の配線で形成されても良い。前記ランディングパッド型の独立配線層の上部の幅が下部の幅よりも広いことが望ましい。
前記ＭＩＭキャパシタの上部電極と連結される前記配線層は前記第２層間絶縁膜と同じ高さに形成されてもよい。
本発明の他の例による半導体素子は半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極を含む。前記下部電極上に誘電体膜が形成されており、前記誘電体膜上にＭＩＭキャパシタの上部電極が形成されている。前記ＭＩＭキャパシタの上部電極上に絶縁膜パターンが形成されている。前記絶縁膜パターン上に前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜が形成されている。前記第１ビアホール内にランディングパッド型の独立配線層が形成されている。前記ＭＩＭキャパシタ上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜が形成されている。前記第２ビアホール内に前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層が形成されている。
前記ＭＩＭキャパシタの上部電極の下部に形成された前記誘電体膜は、前記上部電極が形成された領域以外に形成された前記誘電体膜よりも厚いこともある。前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成されても良い。
前記上部電極上には酸化膜、窒化膜、ＦＳＧ膜、ＯＳＧ膜、及びＳｉＣ膜のうち何れか一つの膜またはこの複合膜よりなる絶縁膜パターンが形成されうる。前記ランディングパッド型の独立配線層は相互独立した複数の配線で形成されても良い。
本発明のまた他の例による半導体素子は半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極を含む。前記下部電極を含んだ前記半導体基板上に形成され、前記下部電極上に形成された厚さがそれ以外の地域に形成された厚さよりも厚く形成された誘電体膜を備える。前記誘電体膜が厚い領域にＭＩＭキャパシタの上部電極が形成されている。前記ＭＩＭキャパシタの上部電極上に絶縁膜パターンが形成されている。前記絶縁膜パターン上に前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜が形成されている。前記第１ビアホール内にランディングパッド型の独立配線層が形成されている。前記ＭＩＭキャパシタの上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜が形成されている。前記第２ビアホール内に前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層が形成されている。
前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成されても良い。前記ランディングパッド型の独立配線層は相互独立した複数の配線で形成されても良い。
また、本発明のまた他の例による半導体素子は半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極を含む。前記下部電極を含んだ前記半導体基板上に形成され、相異なる厚さを有する領域を含む誘電体膜を備える。前記ＭＩＭキャパシタの下部電極上に前記誘電体膜の厚い部分を介在して前記ＭＩＭキャパシタの下部電極を完全に覆いかぶせる形態でＭＩＭキャパシタの上部電極が形成されている。前記ＭＩＭキャパシタの上部電極上にのみ限定的に絶縁膜パターンが形成されている。前記絶縁膜パターン上に前記ＭＩＭキャパシタの前記上部電極上に多数の第１ビアホールを有する第１層間絶縁膜が形成されている。前記第１ビアホール内に多数のランディングパッド型の独立配線層が形成されている。前記ＭＩＭキャパシタの上部の前記多数のランディングパッド型の独立配線層を露出する多数の第２ビアホールを有する第２層間絶縁膜が形成されている。前記多数頓着第２ビアホール内に前記多数のランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層が形成されている。
以上のような本発明によれば、半導体素子は前記第１層間絶縁膜及び第２層間絶縁膜よりなる厚い絶縁膜がＭＩＭキャパシタの下部電極と上部電極とに連結された配線層間に存在するので、安定したキャパシタンスが得られる。
本発明の実施例では二重ダマシーン方法を利用した配線層の形成について説明をしているが、配線層の形成方法はこれに限定されず、一般的な写真及びエッチング工程を通じて形成しても良い。また、本発明の実施例では第２ビアホールと第３ビアホールとを別の工程で形成しているが、必要によっては第２ビアホールの形成工程を省略し、第３ビアホールの形成時に第１層間絶縁膜及び第２層間絶縁膜を同時にエッチングして形成しても良い。
前記のように本発明はＭＩＭキャパシタの上部電極をランディングパッド型の独立配線層を通じて上部の配線層と連結することによって寄生キャパシタによるＭＩＭキャパシタの特性の歪曲を防止して安定した特性を有したＭＩＭキャパシタを備える半導体素子が得られる。
以下、添付した図面を参照して、本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供するものである。図面で膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜の上に直接存在しても、その間に第３の他の膜が介在されても良い。
図３は、本発明によって形成されたＭＩＭキャパシタを有する半導体素子を説明するために示す断面図である。
具体的に、半導体基板１０１、例えばシリコン基板上にトレンチ分離領域１０３及びアクティブ領域１０５が形成されている。前記アクティブ領域１０５にはゲート絶縁膜１０７を介在して形成されたゲート１０９、ソース１１１及びドレーン１１３を含むトランジスタが形成されている。前記ソース１１１及びドレーン１１３は半導体基板１０１に不純物を注入して形成された不純物領域である。前記トランジスタ上には第１絶縁膜１１５に形成されたコンタクトホール１１７を通じて前記アクティブ領域１０５のドレーン１１３と接触する導電体パターン１１９が形成されている。
前記導電体パターン１１９上には第１ビアホール１２１及び第１トレンチ１２２を有する第２絶縁膜１２３と第３絶縁膜１２５とが形成されている。前記第２絶縁膜１２３及び第３絶縁膜１２５内には前記第１トレンチ１２２、第１ビアホール１２１及びコンタクトホール１１７を通じて前記アクティブ領域１０５のドレーン１１３と接触するＭＩＭキャパシタの下部電極１２７及び第１配線層１２９が形成されている。前記ＭＩＭキャパシタの下部電極１２７上には誘電体膜１３１、ＭＩＭキャパシタの上部電極１３３が形成されている。
前記上部電極１３３上には第４絶縁膜パターン１３５、第５絶縁膜１３７及び第６絶縁膜１３９で構成される第１層間絶縁膜１４１が形成されている。前記第１層間絶縁膜１４１の総厚さは０．０１〜２．０μｍ、望ましくは０．１〜０．８μｍで形成する。前記第４絶縁膜パターン１３５、第５絶縁膜１３７及び第６絶縁膜１３９は一つの絶縁膜で構成しても良い。以下では前記第１層間絶縁膜１４１を第４絶縁膜パターン１３５、第５絶縁膜１３７及び第６絶縁膜１３９で構成すると説明しているが、前記第１層間絶縁膜１４１を第５絶縁膜１３７及び第６絶縁膜１３９で構成すると説明しても良い。
前記ＭＩＭキャパシタ及び第１配線層１２９上の第１層間絶縁膜１４１内には前記ＭＩＭキャパシタの上部電極１３３及び第１配線層１２９を露出する第２ビアホール１４３及び第２トレンチ１４４と、前記第２ビアホール１４３及び第２トレンチ１４４を各々詰めるランディングパッド型の独立配線層１４５及び第２配線層１４９とが形成されている。
前記ＭＩＭキャパシタ上の第２トレンチ１４４及び第２ビアホール１４３は複数で構成することが望ましい。前記ランディングパッド型の独立配線層１４５は第１層間絶縁膜１４１内に埋没された形態で構成されている。前記ランディングパッド型の独立配線層１４５の幅はＭＩＭキャパシタの下部電極１２７の幅以下、例えば２００μｍ以下で構成できる。前記ランディングパッド型の独立配線層１４５の上部の幅は下部の幅よりも広く構成できる。前記ランディングパッド型の独立配線層１４５は相互独立した複数の配線で構成できる。
前記ランディングパッド型の独立配線層１４５、第２配線層１４９及び第１層間絶縁膜１４１上には第７絶縁膜１５１と第８絶縁膜１５３とで構成された第２層間絶縁膜１５５が形成されている。前記第２層間絶縁膜の総厚さは０．０１〜２μｍ、望ましくは０．１〜０．８μｍで形成する。前記第７絶縁膜１５１及び第８絶縁膜１５３は同じ膜あるいは複合膜で構成できる。
前記第２層間絶縁膜１５５には前記ランディングパッド型の独立配線層１４５及び第２配線層１４９を露出する第３ビアホール１５７と第３配線層１６１の形成のための第３トレンチ１５９とが形成されている。前記第３ビアホール１５７は複数で構成することが望ましい。第２層間絶縁膜１５５に形成された第３ビアホール１５７及び第３トレンチ１５９にはＭＩＭキャパシタの上部電極１３３に電源を供給する第３配線層１６１が形成されている。
本発明の半導体素子において、前記ＭＩＭキャパシタの上部に形成されたランディングパッド型の独立配線層１４５は前記ＭＩＭキャパシタの上部電極１３３と第３配線層１６１との連結のためのコンタクトプラグとして使われる。また、本発明の半導体素子において、前記第１層間絶縁膜１４１及び第２層間絶縁膜１５５よりなる厚い絶縁膜がＭＩＭキャパシタの下部電極１３１と第３配線層１６１との間に存在するので、安定したキャパシタンスが得られる。
図４ないし図１０は、図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。
図４を参照すれば、半導体基板１０１、例えばシリコン基板上にトレンチ分離領域１０３をＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法で形成した後、前記半導体基板１０１上にゲート絶縁膜１０７を形成する。前記ゲート絶縁膜１０７の上部にゲート１０９を形成する。前記ゲート１０９はポリサイド膜、すなわちポリシリコン膜上にシリサイド層を有する複合膜よりなる。前記ゲート１０９の両側壁にソース１１１及びドレーン１１３をイオン注入法で形成する。
前記ゲート１０９、ソース１１１及びドレーン１１３が形成された半導体基板１０１上に第１絶縁膜１１５を形成する。前記第１絶縁膜１１５はプラズマ・エンハンスト（ＰＥ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ）酸化膜、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＰＥ−ＴＥＯＳ酸化膜、高温酸化膜（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、ＢＰＳＧ膜または流動酸化膜（ＦＯＸ：Ｆｌｏｗａｂｌｅ Ｏｘｉｄｅ）の単一膜あるいは複合膜よりなる。前記第１絶縁膜１１５は０．０１〜２μｍ、望ましくは０．４〜１．０μｍの厚さで形成する。前記第１絶縁膜１１５に写真エッチング工程を通じてコンタクトホール１１７を形成する。次いで、前記コンタクトホール１１７が形成された半導体基板１０１の全面に導電体膜を形成した後、通常の写真及びエッチング方法によって前記コンタクトホール１１７を通じて前記ドレーン１１３と接する導電体パターン１１９を形成する。
前記導電体パターン１１９が形成された半導体基板１０１の全面に第２絶縁膜１２３及び第３絶縁膜１２５を順次に形成する。前記第２絶縁膜１２３及び第３絶縁膜１２５は酸化膜あるいは他の絶縁膜、例えばＦＳＧ（Ｆｌｕｏｒｉｎｅ−Ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜または無機ポリマ膜を利用して形成する。前記第２絶縁膜１２３及び第３絶縁膜１２５はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスピンコーティング法を利用して形成する。前記第２絶縁膜１２３及び第３絶縁膜１２５は０．０１〜２μｍの厚さ、望ましくは０．３〜０．８μｍの厚さで形成する。
次いで、二重ダマシーン方法を利用して前記第２絶縁膜１２３及び第３絶縁膜１２５内の第１ビアホール１２１及び第１トレンチ１２２にＭＩＭキャパシタの下部電極１２７及び第１配線層１２９を同時に形成する。前記二重ダマシーン方法はビア・ファースト二重ダマシーン方法及びトレンチ・ファースト二重ダマシーン方法が主に使われる。
前記ビア・ファースト二重ダマシーン方法は、前記第２絶縁膜１２３及び第３絶縁膜１２５に第１ビアホール１２１を形成した後、前記第３絶縁膜１２５に第１トレンチ１２２を形成する。前記トレンチ・ファースト二重ダマシーン方法は、第３絶縁膜１２５内に第１トレンチ１２２を形成した後、前記第２絶縁膜１２３内に第１ビアホール１２１を形成する。次いで、前記第１ビアホール１２１及び第１トレンチ１２２が形成された半導体基板１０１の全面に前記第１配線層１２９及びＭＩＭキャパシタの下部電極１２７として使われる導電膜を蒸着する。次いで、ＣＭＰ方法を利用して前記第１ビアホール１２１及び第１トレンチ１２２以外に蒸着された導電膜を除去してＭＩＭキャパシタの下部電極１２７及び第１配線層１２９を同時に形成する。
前記ＭＩＭキャパシタの下部電極１２７及び第１配線層１２９を形成する方法は、前述した二重ダマシーン方法ではない通常の方法、例えば第１ビアホール１２１の形成、前記第１ビアホール１２１を詰めるコンタクトプラグの形成、前記第１トレンチ１２２の形成、第１配線層及び下部電極用導電膜の蒸着、前記導電膜の化学・機械的研磨の実施を通じて形成できる。
前記第２絶縁膜１２３及び第３絶縁膜１２５は同じ膜あるいは複合膜で形成できる。前記第２絶縁膜１２３及び第３絶縁膜１２５は多数のステップあるいは一つのステップで形成できる。前記第１トレンチ１２２は前記第３絶縁膜１２５に形成しても、前記第２絶縁膜１２３の方向にさらに侵入して形成しても良い。
前記ＭＩＭキャパシタの下部電極１２７及び第１配線層１２９として使われる導電膜は金属膜、例えば銅膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜またはＷＳｉＮ膜を利用して形成できる。前記ＭＩＭキャパシタの下部電極１２７及び第１配線層１２９として使われる導電膜はＣＶＤ法、ＰＶＤ法または電気メッキ法で形成できる。前記ＭＩＭキャパシタの下部電極１２７及び第１配線層１２９として使われる導電膜は０．００１〜２μｍの厚さ、望ましくは０．０５〜０．８μｍの厚さで形成する。
前記下部電極１２７が形成された半導体基板１０１上にＭＩＭキャパシタの誘電体膜パターン１３１、上部電極１３３及び第４絶縁膜パターン１３５を順次に形成する。具体的には、前記下部電極１２７、第３絶縁膜１２５、第１配線層１２９上にＭＩＭキャパシタの誘電体膜、上部電極用導電膜、第４絶縁膜を順次に形成した後、写真エッチング工程を利用してパターニングして誘電体膜パターン１３１、導電膜パターンのＭＩＭキャパシタの上部電極１３３及び第４絶縁膜パターン１３５を形成する。前記パターニング時に下部電極１２７上に前記誘電体膜パターン１３１を０．００１〜１μｍの厚さ、望ましくは０．０１〜０．１μｍの厚さに残すことが下部電極１２７として使われる物質の外向拡散による影響を最小化できるので、有利である。結果的に、半導体基板１０１の上部に形成された下部電極１２７、誘電体膜パターン１３１及び上部電極１３３よりなるＭＩＭキャパシタが完成される。この時、前記上部電極１３３は前記下部電極１２７を完全に覆いかぶせる形態で形成することが望ましい。言い換えれば、前記上部電極１３３は平面的に前記下部電極１２７よりも大きく（広く）形成されて前記下部電極１２７を完全に覆いかぶせる形態で形成することが望ましい。
前記誘電体膜パターン１３１は窒化膜、酸化膜、ＳｉＣ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＳｉＯＦ膜、ＳｉＯＨ膜、ＨｆＯ２膜、ＺｒＯ２膜またはＡｌ２Ｏ３膜よりなる。前記誘電体膜パターン１３１はＣＶＤ法、ＰＶＤ法またはＡＬＤ法を利用して形成する。前記誘電体膜パターン１３１は０．００１〜１μｍ、望ましくは０．０１〜０．５μｍの厚さで形成する。前記上部電極１３３は導電膜よりなる。前記上部電極用導電膜は銅膜、ＴａＮ膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜またはＷＳｉＮ膜を利用して形成する。前記上部電極用導電膜はＣＶＤ法、ＰＶＤ法、電気メッキ法を利用して形成する。前記上部電極用導電膜は０．００１〜２μｍの厚さ、望ましくは０．０５〜０．８μｍの厚さで形成する。
前記第４絶縁膜パターン１３５は酸化膜、窒化膜、ＦＳＧ膜、ＯＳＧ膜及びＳｉＣ膜のうち何れか一つの膜またはこの複合膜を利用して形成する。前記第４絶縁膜パターン１３５はＣＶＤ法、ＰＶＤ法またはＡＬＤ法を利用して形成する。前記第４絶縁膜パターン１３５は０．００１〜１μｍの厚さ、望ましくは０．０１〜０．５μｍの厚さで形成する。前記第４絶縁膜パターン１３５は後続のコンタクトを形成するためのエッチング工程から発生するポリマを抑制しうる効果がある。
次いで、前記ＭＩＭキャパシタが形成された半導体基板１０１の全面に第５絶縁膜１３７と第６絶縁膜１３９とを形成する。これにより、前記ＭＩＭキャパシタの上部電極１３３及び第１配線層１２９上に前記第４絶縁膜パターン１３５、第５絶縁膜１３７及び第６絶縁膜１３９で構成された第１層間絶縁膜１４１が形成される。前記第５絶縁膜１３７と第６絶縁膜１３９とは酸化膜、ＳｉＣ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＳｉＯＦ膜、ＳｉＯＨ膜、ＨｆＯ２膜、ＺｒＯ２膜またはＡｌ２Ｏ３膜を利用して形成する。前記第５絶縁膜１３７と第６絶縁膜１３９とはＣＶＤ法、ＰＶＤ法またはＡＬＤ法を利用して形成する。前記第５絶縁膜１３７と第６絶縁膜１３９とは０．１〜２μｍの厚さ、望ましくは０．３〜０．８μｍの厚さで形成する。前記第５絶縁膜１３７と第６絶縁膜１３９とは同じ膜あるいは複合膜よりなっても、多数のステップあるいは一つのステップよりなっても良い。
図５ないし図７を参照すれば、前記のような二重ダマシーン方法を利用して第２ビアホール１４３、第２トレンチ１４４、ランディングパッド型の独立配線層１４５及び第２配線層１４９を形成する。
前記第２ビアホール１４３、第２トレンチ１４４、ランディングパッド型の独立配線層１４５及び第２配線層１４９を形成する方法は二重ダマシーン方法でない通常の方法、例えば第５絶縁膜１３７の形成、第２ビアホール１４３の形成、第２ビアホール１４３を詰めるコンタクトプラグの形成、第６絶縁膜１３９の形成、第２トレンチ１４４の形成、第２配線層及びランディングパッド型の独立配線層用金属膜の蒸着、前記金属膜の化学・機械的研磨（ＣＭＰ）の実施によって形成できる。
より詳細には、図５ないし図７は、便宜上二重ダマシーン方法のうちビア・ファースト二重ダマシーン方法によって第２ビアホール１４３、第２トレンチ１４４、ランディングパッド型の独立配線層１４５及び第２配線層１４９を形成する方法を説明する。もちろん、トレンチ・ファースト二重ダマシーン方法によって第２ビアホール１４３、第２トレンチ１４４、ランディングパッド型の独立配線層１４５及び第２配線層１４９を形成しても良い。
図５を参照すれば、写真エッチング工程を利用して前記第１層間絶縁膜である第６絶縁膜１３９、第５絶縁膜１３７及び第４絶縁膜パターン１３５をパターニングして第２ビアホール１４３を形成する。前記第２ビアホール１４３はＭＩＭキャパシタの上部電極１３３と第１配線層１２９とを露出させる。
図６を参照すれば、写真エッチング工程を利用して前記ＭＩＭキャパシタ上に形成された第１層間絶縁膜の一部、例えば第６絶縁膜１３９を選択的にエッチングして第２配線層１４９及びランディングパッド型の独立配線層１４５が形成される第２トレンチ１４４を形成する。前記ランディングパッド型の独立配線層１４５が形成される第２トレンチ１４４は前記ＭＩＭキャパシタ上の第１層間絶縁膜、例えば第６絶縁膜１３９内に形成されつつ第２ビアホール１４３よりもさらに大径となる。
図７を参照すれば、前記第２ビアホール１４３及び第２トレンチ１４４内に、埋め込まれたランディングパッド型の独立配線層１４５と第２配線層１４９とを形成する。前記ランディングパッド型の独立配線層１４５は第４絶縁膜パターン１３５、第５絶縁膜１３７及び第６絶縁膜１３９で構成された第１層間絶縁膜１４１内に形成された第２ビアホール１４３及び第２トレンチ１４４に形成される。
前記ランディングパッド型の独立配線層１４５は第２ビアホール１４３及び第２トレンチ１４４を埋め立てするように半導体基板１０１全面に導電膜を形成した後、化学・機械的研磨法で平坦化して形成する。これにより、前記ランディングパッド型の独立配線層１４５及び第２配線層１４９の表面は前記第１層間絶縁膜１４１を構成する第６絶縁膜１３９の表面と同じ高さに形成される。前記ランディングパッド型の独立配線層１４５の幅はＭＩＭキャパシタ下部電極１２７の幅以下、例えば２００μｍ以下で形成することが望ましい。前記ランディングパッド型の独立配線層１４５の上部の幅は下部の幅よりも広く形成されうる。前記ＭＩＭキャパシタの下部電極１２７の上部には第２配線層１４９を形成させないことが望ましい。前記ランディングパッド型の独立配線層１４５は独立した複数の配線層よりなることが望ましい。
前記ランディングパッド型の独立配線層１４５と第２配線層１４９とは金属膜、例えば銅膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜またはＷＳｉＮ膜を利用して形成する。前記ランディングパッド型の独立配線層１４５及び第２配線層１４９はＣＶＤ法、ＰＶＤ法、電気メッキ法を利用して形成する。前記ランディングパッド型の独立配線層１４５及び第２配線層１４９は０．１〜２μｍの厚さ、望ましくは０．０５〜０．８μｍの厚さで形成する。
図８を参照すれば、前記ＭＩＭキャパシタが形成された半導体基板１０１の全面に第２層間絶縁膜１５５として使われる第７絶縁膜１５１及び第８絶縁膜１５３を形成する。すなわち、前記ランディングパッド型の独立配線層１４５及び第１層間絶縁膜１４１上に第２層間絶縁膜１５５として第７絶縁膜１５１及び第８絶縁膜１５３を形成する。前記第２層間絶縁膜１５５は単一工程あるいは複数の工程を通じて形成しても、膜の種類も後述する膜中で単一膜及び複合膜のうち何れかを使用しても良い。
前記第７絶縁膜１５１及び第８絶縁膜１５３は酸化膜あるいは他の絶縁膜、例えばＳｉＣ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＳｉＯＦ膜、ＳｉＯＨ膜、ＨｆＯ２膜、ＺｒＯ２膜、Ａｌ２Ｏ３膜を利用して形成する。前記第７絶縁膜１５１及び第８絶縁膜１５３はＣＶＤ、ＰＶＤ、ＡＬＤ方法を利用して形成する。前記第７絶縁膜１５１及び第８絶縁膜１５３は０．００１〜１μｍの厚さ、望ましくは０．０１〜０．１μｍの厚さで形成する。
また、前記第７絶縁膜１５１及び第８絶縁膜１５３は酸化膜あるいは他の絶縁膜、例えばＦＳＧ膜、ＯＳＧ膜、無機ポリマ膜を利用して形成する。前記第７絶縁膜１５１及び第８絶縁膜１５３はＣＶＤ、スピンコーティング法で形成する。前記第７絶縁膜１５１及び第８絶縁膜１５３は０．０１〜２μｍの厚さ、望ましくは０．１〜０．８μｍで形成する。
次いで、前記のような二重ダマシーン方法を通じて第３ビアホール１５７、第３トレンチ１５９及び第３配線層（図３の１６１）を形成する。前記第３ビアホール１５７、第３トレンチ１５９及び第３配線層（図３の１６１）を形成する方法は前記二重ダマシーン方法でない通常の方法、例えば第７絶縁膜１５１の形成、第３ビアホール１５７の形成、第３ビアホール１５７を詰めるコンタクトプラグの形成、第８絶縁膜１５３の形成、第３トレンチ１５９の形成、第３配線層形成用金属膜の蒸着、前記金属膜の化学・機械的研磨の実施によって形成しても良い。
より詳細には、図９及び図１０は便宜上二重ダマシーン方法のうちビア・ファースト二重ダマシーン方法によって第３ビアホール１５７、第３トレンチ１５９、及び第３配線層１６１を形成する方法を説明する。もちろん、トレンチ・ファースト二重ダマシーン方法によって第３ビアホール１５７、第３トレンチ１５９、第３配線層１６１を形成しても良い。
図９を参照すれば、写真エッチング工程を利用して前記第２層間絶縁膜１５５である第７絶縁膜１５１及び第８絶縁膜１５３をパターニングして第３ビアホール１５７を形成する。前記第３ビアホール１５７は前記ランディングパッド型の独立配線層１４５と第２配線層１４９とを露出させる。
図１０を参照すれば、写真エッチング工程を利用して前記第２層間絶縁膜１５５の一部、例えば第８絶縁膜１５３を選択的にエッチングして第３配線層１６１が形成される第３トレンチ１５９を形成する。前記第３配線層１６１が形成される第３トレンチ１５９は前記第２層間絶縁膜１５５、例えば第８絶縁膜１５３内に形成されつつ第３ビアホール１５７よりも直径がさらに大きく形成される。
次いで、図３に示されたように前記第３ビアホール１５７及び第３トレンチ１５９内に埋め込まれた第３配線層１６１を形成する。すなわち、前記第３配線層１６１は第７絶縁膜１５１及び第８絶縁膜１５３で構成された第２層間絶縁膜１５５内に形成された第３ビアホール１５７及び第３トレンチ１５９に形成される。前記第３配線層１６１は第３ビアホール１５７及び第３トレンチ１５９を埋め込むように半導体基板１０１の全面に導電膜を形成した後、化学・機械的研磨法で平坦化して形成する。これにより、前記第３配線層１６１の表面は前記第２層間絶縁膜１５５を構成する第８絶縁膜１５３の表面と同じ高さに形成される。前記第３配線層１６１がランディングパッド型の独立配線層１４５と接触する第３ビアホール１５７は複数で構成することが望ましい。前記第３配線層１６１は金属膜、例えば銅膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜またはＷＳｉＮ膜を利用して形成する。前記第３配線層１６１はＣＶＤ法、ＰＶＤ法、または電気メッキ法を利用して形成する。第３配線層１６１は０．０１〜２μｍの厚さ、望ましくは０．１〜０．８μｍの厚さで形成する。
本発明はキャパシタを有する半導体素子に利用される。特に、本発明はＭＩＭキャパシタを有する半導体素子に利用される。
従来技術によって形成されたＭＩＭキャパシタを有する半導体素子の断面図である。 一般的なＭＩＭキャパシタを有する半導体素子において絶縁膜の厚さによる寄生キャパシタンスのシミュレーション値を示すグラフである。 本発明によってＭＩＭキャパシタを有する半導体素子を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。 図３に示された本発明のＭＩＭキャパシタを有する半導体素子の製造方法を説明するために示す断面図である。
符号の説明
１０１ 半導体基板
１０３ トレンチ分離領域
１０５ アクティブ領域
１０７ ゲート絶縁膜
１０９ ゲート
１１１ ソース
１１３ ドレーン
１１５ 第１絶縁膜
１１７ コンタクトホール
１１９ 導電体パターン
１２１ 第１ビアホール
１２２ 第１トレンチ
１２３ 第２絶縁膜
１２５ 第３絶縁膜
１２７ ＭＩＭキャパシタの下部電極
１２９ 第１配線層
１３１ 誘電体膜
１３３ ＭＩＭキャパシタの上部電極
１３５ 第４絶縁膜パターン
１３７ 第５絶縁膜
１３９ 第６絶縁膜
１４１ 第１層間絶縁膜
１４３ 第２ビアホール
１４４ 第２トレンチ
１４５ ランディングパッド型の独立配線層
１４９ 第２配線層
１５１ 第７絶縁膜
１５３ 第８絶縁膜
１５５ 第２層間絶縁膜
１５７ 第３ビアホール
１５９ 第３トレンチ
１６１ 第３配線層

Claims (24)

  1. 半導体基板上に形成され、下部電極、誘電体膜及び上部電極で構成されたＭＩＭキャパシタと、
    前記ＭＩＭキャパシタの前記上部電極及び前記下部電極上に形成され、前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜と、
    前記第１ビアホール内に形成されたランディングパッド型の独立配線層と、
    前記ＭＩＭキャパシタの上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜と、
    前記第２ビアホール内に形成され、前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層と、
    を含んでなることを特徴とする半導体素子。
  2. 前記ＭＩＭキャパシタの前記下部電極は前記半導体基板上に形成されたドレーンと接触していることを特徴とする請求項１に記載の半導体素子。
  3. 前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成されることを特徴とする請求項１に記載の半導体素子。
  4. 前記上部電極の下部に形成された前記誘電体膜は、前記上部電極が形成された領域以外に形成された前記誘電体膜よりも厚いことを特徴とする請求項１に記載の半導体素子。
  5. 前記上部電極が形成された領域以外に形成された前記誘電体膜の厚さは０．０１〜０．１μｍであることを特徴とする請求項４に記載の半導体素子。
  6. 前記上部電極上には酸化膜、窒化膜、ＦＳＧ膜、ＯＳＧ膜、及びＳｉＣ膜のうち何れか一つの膜またはこの複合膜よりなる絶縁膜パターンが形成されていることを特徴とする請求項１に記載の半導体素子。
  7. 前記絶縁膜パターンは前記上部電極が形成された領域以外の部分には形成されていないことを特徴とする請求項６に記載の半導体素子。
  8. 前記第１層間絶縁膜は前記第１ビアホールよりも大きく、前記第１ビアホールよりも低い深さで形成されたトレンチをさらに有することを特徴とする請求項１に記載の半導体素子。
  9. 前記第２層間絶縁膜は前記第２ビアホールよりも大きく、前記第２ビアホールよりも低い深さで形成されたトレンチをさらに有することを特徴とする請求項１に記載の半導体素子。
  10. 前記ランディングパッド型の独立配線層は前記第１層間絶縁膜と同じ高さに形成されることを特徴とする請求項１に記載の半導体素子。
  11. 前記ＭＩＭキャパシタの上部電極と連結される前記配線層は前記第２層間絶縁膜と同じ高さに形成されることを特徴とする請求項１に記載の半導体素子。
  12. 前記ランディングパッド型の独立配線層は相互独立した複数の配線よりなることを特徴とする請求項１に記載の半導体素子。
  13. 前記ランディングパッド型の独立配線層の上部の幅が下部の幅よりも広いことを特徴とする請求項１に記載の半導体素子。
  14. 半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極と、
    前記下部電極上に形成された誘電体膜と、
    前記誘電体膜上に形成されたＭＩＭキャパシタの上部電極と、
    前記ＭＩＭキャパシタの上部電極上に形成された絶縁膜パターンと、
    前記絶縁膜パターン上に形成され、前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜と、
    前記第１ビアホール内に形成されたランディングパッド型の独立配線層と、
    前記ＭＩＭキャパシタの上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜と、
    前記第２ビアホール内に形成され、前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層と、
    を含んでなることを特徴とする半導体素子。
  15. 前記ＭＩＭキャパシタの上部電極の下部に形成された前記誘電体膜は、前記上部電極が形成された領域以外に形成された前記誘電体膜よりも厚いことを特徴とする請求項１４に記載の半導体素子。
  16. 前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成されることを特徴とする請求項１４に記載の半導体素子。
  17. 前記上部電極が形成された領域以外に形成された前記誘電体膜の厚さは０．０１〜０．１μｍであることを特徴とする請求項１４に記載の半導体素子。
  18. 前記上部電極上には酸化膜、窒化膜、ＦＳＧ膜、ＯＳＧ膜、及びＳｉＣ膜のうち何れか一つの膜またはこの複合膜よりなる絶縁膜パターンが形成されていることを特徴とする請求項１４に記載の半導体素子。
  19. 前記ランディングパッド型の独立配線層は相互独立した複数の配線よりなることを特徴とする請求項１４に記載の半導体素子。
  20. 半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極と、
    前記下部電極を含んだ前記半導体基板上に形成され、前記下部電極上に形成された厚さがそれ以外の地域に形成された厚さよりも厚く形成された誘電体膜と、
    前記誘電体膜が厚い領域に形成されたＭＩＭキャパシタの上部電極と、
    前記ＭＩＭキャパシタの上部電極上に形成された絶縁膜パターンと、
    前記絶縁膜パターン上に形成され、前記ＭＩＭキャパシタの前記上部電極上に第１ビアホールを有する第１層間絶縁膜と、
    前記第１ビアホール内に形成されたランディングパッド型の独立配線層と、
    前記ＭＩＭキャパシタの上部の前記ランディングパッド型の独立配線層を露出する第２ビアホールを有する第２層間絶縁膜と、
    前記第２ビアホール内に形成され、前記ランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層と、
    を含んでなることを特徴とする半導体素子。
  21. 前記上部電極は前記下部電極を完全に覆いかぶせる形態で形成されることを特徴とする請求項２０に記載の半導体素子。
  22. 前記上部電極が形成された領域以外に形成された前記誘電体膜の厚さは０．０１〜０．１μｍであることを特徴とする請求項２０に記載の半導体素子。
  23. 前記ランディングパッド型の独立配線層は相互独立した複数の配線よりなることを特徴とする請求項２０に記載の半導体素子。
  24. 半導体基板上に形成され、前記半導体基板に形成された不純物領域と接触するＭＩＭキャパシタの下部電極と、
    前記下部電極を含んだ前記半導体基板上に形成され、相異なる厚さを有する領域を含む誘電体膜と、
    前記ＭＩＭキャパシタの下部電極上に前記誘電体膜の厚い部分を介在して形成され、前記ＭＩＭキャパシタの下部電極を完全に覆いかぶせる形態で形成されたＭＩＭキャパシタの上部電極と、
    前記ＭＩＭキャパシタの上部電極上にのみ限定的に形成された絶縁膜パターンと、
    前記絶縁膜パターン上に形成され、前記ＭＩＭキャパシタの前記上部電極上に多数の第１ビアホールを有する第１層間絶縁膜と、
    前記第１ビアホール内に形成された多数のランディングパッド型の独立配線層と、
    前記ＭＩＭキャパシタの上部の前記多数のランディングパッド型の独立配線層を露出する多数の第２ビアホールを有する第２層間絶縁膜と、
    前記多数の第２ビアホール内に形成され、前記多数のランディングパッド型の独立配線層を通じて前記ＭＩＭキャパシタの前記上部電極と連結される配線層と、
    を含んでなることを特徴とする半導体素子。

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